現(xiàn)代數(shù)字信號處理對實(shí)時(shí)性提出了很高的要求，當(dāng)最快的數(shù)字信號處理器(DSP)仍無法達(dá)到速度要求時(shí)，唯一的選擇是增加處理器的數(shù)目，或采用客戶定制的門陣列產(chǎn)品。隨著可編程邏輯器件技術(shù)的發(fā)展，具有強(qiáng)大并行處理能力的現(xiàn)場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優(yōu)勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數(shù)字濾波、相關(guān)運(yùn)算等數(shù)字信號處理算法的高效實(shí)現(xiàn)。 首先，針對圖像聲納實(shí)時(shí)性的要求和FPGA片內(nèi)資源的限制，設(shè)計(jì)了級聯(lián)和并行遞歸兩種結(jié)構(gòu)的FFT處理器。文中詳細(xì)討論了利用流水線技術(shù)和并行處理技術(shù)提高FFT處理器運(yùn)算速度的方法，并針對蝶形運(yùn)算的特點(diǎn)提出了一些優(yōu)化和改進(jìn)措施。 其次，分析了具有相同結(jié)構(gòu)的數(shù)字濾波和相關(guān)運(yùn)算的特點(diǎn)，采用了有乘法器和無乘法器兩種結(jié)構(gòu)實(shí)現(xiàn)乘累加(MAC)運(yùn)算。無乘法器結(jié)構(gòu)采用分布式算法(DA)，將乘法運(yùn)算轉(zhuǎn)化為FPGA易于實(shí)現(xiàn)的查表和移位累加操作，顯著提高了運(yùn)算效率。此外，還對相關(guān)運(yùn)算的時(shí)域多MAC方法及頻域FFT方法進(jìn)行了研究。 最后，完成了圖像聲納預(yù)處理模塊。在一片EP2S60上實(shí)現(xiàn)了對160路信號的接收、濾波、正交變換以及發(fā)送等處理。實(shí)驗(yàn)表明，本論文所有算法均達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA 數(shù)字信號處理 算法研究
上傳時(shí)間： 2013-06-09
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隨著以計(jì)算機(jī)技術(shù)為核心的信息技術(shù)的迅速發(fā)展以及信息的爆炸式增長，人類獲得的視覺信息很大一部分是從各種各樣的電子顯示器件上獲得的。這對顯示器件的要求也越來越高。在這些因素的驅(qū)動下，顯示技術(shù)也取得了飛速的發(fā)展。使用FPGA/CPLD設(shè)計(jì)的液晶控制器具有很高的靈活性，可以根據(jù)不同的液晶類型、尺寸、使用場合，特別是不同的工業(yè)產(chǎn)品，做一些特殊的設(shè)計(jì)，以最小的代價(jià)滿足系統(tǒng)的要求。而且可以解決通用的液晶顯示控制器本身固有的一些缺點(diǎn)。 本文設(shè)計(jì)了一個(gè)采用FPGA設(shè)計(jì)的液晶顯示控制器，主要解決以下內(nèi)容：采用Cyclone芯片設(shè)計(jì)的液晶控制器；采用硬件描述語言進(jìn)行的液晶顯示控制器設(shè)計(jì)，重點(diǎn)介紹了如何通過特殊設(shè)計(jì)控制器與CPU協(xié)調(diào)的工作，驅(qū)動系統(tǒng)所需時(shí)序信號的產(chǎn)生，STN液晶彩色屏灰度顯示的時(shí)間抖動算法和幀率控制原理及實(shí)現(xiàn)，顯示數(shù)據(jù)的緩沖、轉(zhuǎn)化方法，使用FPGA設(shè)計(jì)的用于本系統(tǒng)的特殊SDRAM控制器，以及液晶控制器通過該SDRAM控制器進(jìn)行顯示緩沖器的管理，還有很重要的一點(diǎn)是各個(gè)模塊之間的同步處理。這款液晶控制器在實(shí)際中的使用效果證明了本課題介紹的液晶控制器方案是一個(gè)非常可行的，具有廣泛的通用性。 關(guān)鍵詞：液晶控制器、SDRAM控制器、時(shí)序信號發(fā)生器、灰度顯示、時(shí)間抖動算法
上傳時(shí)間： 2013-04-24
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隨著人們對數(shù)字電視和數(shù)字視頻信息的需求越來越大，數(shù)字電視廣播在中國迅速的發(fā)展起來。近幾年，數(shù)字電視傳輸系統(tǒng)技術(shù)逐漸成熟，數(shù)字電視地面廣播（DTTB）傳輸標(biāo)準(zhǔn)也于2006年8月30號正式出臺。此標(biāo)準(zhǔn)技術(shù)是由我國多家單位聯(lián)合研究的，具有自主知識產(chǎn)權(quán)的數(shù)字地面電視傳輸標(biāo)準(zhǔn)。DTTB系統(tǒng)標(biāo)準(zhǔn)的研究與仿真，具有巨大的實(shí)用價(jià)值和廣闊的市場前景。 @@ 本文首先研究了地面數(shù)字電視廣播標(biāo)準(zhǔn)中平方根升余弦（SRRC）濾波器（滾降系數(shù)為0．05）的結(jié)構(gòu)設(shè)計(jì)，介紹了一種適合在FPGA中實(shí)現(xiàn)的高階高速FIR濾波器的并行流水線結(jié)構(gòu)。在本設(shè)計(jì)中，以CSD數(shù)優(yōu)化濾波器系數(shù)，并運(yùn)用簡化加法器圖（Reduced Adder Graph，RAG）算法進(jìn)行改進(jìn)，最后采用并行處理的轉(zhuǎn)置型流水線結(jié)構(gòu)實(shí)現(xiàn)。 @@ 接著研究數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)采用的傳輸技術(shù)-OFDM的基本概念和技術(shù)特點(diǎn)，并研究了清華大學(xué)提出的DMB-T方案中TDS-OFDM信號幀的組成結(jié)構(gòu)以及相關(guān)原理。 @@ 最后，本文針對OFDM調(diào)制所需要的3780點(diǎn)FFT處理器進(jìn)行研究。為了保證OFDM信號的采樣率和時(shí)域?qū)ьl的采樣率相同，以達(dá)到較好的同步性能，采用了3780個(gè)正交子載波的設(shè)計(jì)方案。在實(shí)現(xiàn)過程中，分析比較了多種算法的計(jì)算復(fù)雜性，設(shè)計(jì)出在硬件實(shí)現(xiàn)復(fù)雜度上進(jìn)行優(yōu)化的3780點(diǎn)FFT處理器的數(shù)據(jù)流流水線算法。之后，通過定點(diǎn)仿真比較各模塊輸出的動態(tài)范圍和概率分布，設(shè)計(jì)出定點(diǎn)字長的優(yōu)化方案，并分析計(jì)算了這一處理器的輸出信噪比與內(nèi)部各模塊字長的關(guān)系，進(jìn)一步降低了硬件實(shí)現(xiàn)復(fù)雜性。 @@關(guān)鍵字：數(shù)字電視地面廣播傳輸（DTTB）；平方根升余弦濾波器（SRRC）；正交頻分復(fù)用調(diào)制（OFDM）；快速傅立葉變換（FFT）； 3780
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現(xiàn)代通信朝著全網(wǎng)IP化的進(jìn)程逐步發(fā)展，越來越多的通信需要IP路由查找；同時(shí)光纖技術(shù)的發(fā)展，使得比特速率達(dá)到了20Gbps，路由技術(shù)成了整個(gè)通信系統(tǒng)的瓶頸，迫切需要一種具有高查找性能，低成本的路由算法，能夠適應(yīng)大規(guī)模應(yīng)用。 本文研究了一種高性能、低成本的路由算法。在四分支并行路由查找算法的基礎(chǔ)上，實(shí)現(xiàn)了雙分支并行，每個(gè)分支流水查找的16-8-8路由算法。該算法由三級表構(gòu)成，長度小于16的前綴通過擴(kuò)展成為長度16的前綴存儲在第一級表中；長度小于24位的前綴通過擴(kuò)展成為長度24的前綴存儲在前兩級表中；長度大于24的前綴則通過專門的存儲空間進(jìn)行存儲。將IP路由的二維查找轉(zhuǎn)化為一維精確查找，每次查找最多訪問存儲器3次，就可以查得下一跳的路由信息。使用Verilog語言實(shí)現(xiàn)了本文提出的算法，并對算法進(jìn)行了功能仿真。為了實(shí)現(xiàn)低成本，該算法采用了FPGA和SSRAM的硬件結(jié)構(gòu)實(shí)現(xiàn)。 功能仿真表明本文設(shè)計(jì)的算法查找速度能適應(yīng)20Gbps的接口轉(zhuǎn)發(fā)速率。
上傳時(shí)間： 2013-04-24
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Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計(jì)方法，給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計(jì)算進(jìn)行分析和簡化，降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于：行列縮放可以同時(shí)進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計(jì)。此外，本文還介紹了其他輔助模塊的設(shè)計(jì)，包括DVI接口信號處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號檢測與時(shí)序?yàn)V波模塊。 本設(shè)計(jì)使用Verilog HDL對各模塊進(jìn)行了RTL級描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來進(jìn)行驗(yàn)證。通過邏輯驗(yàn)證和系統(tǒng)仿真，證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時(shí)間： 2013-05-30
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對弓網(wǎng)故障的檢測是當(dāng)今列車檢測的一項(xiàng)重要任務(wù)。原始故障視頻圖像具有極大的數(shù)據(jù)量，使實(shí)時(shí)存儲和傳輸故障視頻圖像極其困難。由于視頻的數(shù)據(jù)量相當(dāng)大，需要采用先進(jìn)的視頻編解碼協(xié)議進(jìn)行處理，進(jìn)而實(shí)現(xiàn)檢測現(xiàn)場的實(shí)時(shí)監(jiān)控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網(wǎng)絡(luò)親和性，而被廣泛研究與應(yīng)用。H．264/AVC采用了先進(jìn)的算法，主要有整數(shù)變換、1/4像素精度插值、多模式幀間預(yù)測、抗塊效應(yīng)濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風(fēng) II開發(fā)板作為硬件平臺，在開發(fā)工具QUARTUSII 6．0和MODELSIM_SE 6．1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實(shí)現(xiàn)視頻圖像采集、存儲、顯示以及實(shí)現(xiàn)H．264/AVC部分算法的基本系統(tǒng)。 @@ FPGA以其設(shè)計(jì)靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統(tǒng)設(shè)計(jì)的首選，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程。 @@ 本文首先分析了FPGA的特點(diǎn)、設(shè)計(jì)流程、verilog語言等，然后對靜態(tài)圖像及視頻圖像的編解碼進(jìn)行詳細(xì)的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運(yùn)用H．264/AVC算法對視頻序列進(jìn)行大量的實(shí)驗(yàn)，對不同分辨率、量化步長、視頻序列進(jìn)行編解碼以及對結(jié)果進(jìn)行分析。接著以紅色颶風(fēng)II開發(fā)板為平臺，進(jìn)行視頻圖像的采集存儲、顯示分析，其中詳細(xì)分析了SAA7113的配置、CCD信號的A/D轉(zhuǎn)換、I2C總線、視頻的數(shù)字化ITU-R BT．601標(biāo)準(zhǔn)介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設(shè)計(jì)；最后運(yùn)用verilog語言實(shí)現(xiàn)H．264/AVC部分算法，并進(jìn)行功能仿真，得到預(yù)計(jì)的效果。 @@ 本文實(shí)現(xiàn)了整個(gè)視頻信號的采集存儲、顯示流程，詳細(xì)研究了H．264/AVC算法，并運(yùn)用硬件語言實(shí)現(xiàn)了部分算法，對視頻編解碼芯片的設(shè)計(jì)具有一定的參考價(jià)值。 @@關(guān)鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時(shí)間： 2013-04-24
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在幾乎所有現(xiàn)代通訊和計(jì)算機(jī)網(wǎng)絡(luò)領(lǐng)域中，安全問題都起著非常重要的作用。隨著網(wǎng)絡(luò)應(yīng)用的迅速發(fā)展，對安全的要求也逐漸加強(qiáng)。目前影響最大的三類公鑰密碼是RSA公鑰密碼、EIGamal公鑰密碼和橢圓曲線公鑰密碼。但超橢圓曲線密碼是比橢圓曲線密碼更難攻破的密碼體制，且可以在更小的基域上達(dá)到與橢圓曲線密碼相同的安全程度。雖然超橢圓曲線密碼體制在理論上已經(jīng)基本成熟，但由于它的計(jì)算復(fù)雜性大，所以在具體實(shí)現(xiàn)上還需要進(jìn)一步研究。實(shí)現(xiàn)超橢圓曲線密碼系統(tǒng)，對于增強(qiáng)信息系統(tǒng)的安全性和研究更高強(qiáng)度的加密系統(tǒng)都有著重要的理論意義和較高的應(yīng)用價(jià)值，相信超橢圓曲線密碼系統(tǒng)將會有更好的應(yīng)用前景。 對于密碼系統(tǒng)，我們希望它占用的空間更少，實(shí)現(xiàn)的時(shí)間更短，安全性更高。論文研究超橢圓曲線密碼中的加密算法，對主要算法進(jìn)行實(shí)現(xiàn)比較并提出軟硬協(xié)調(diào)思想實(shí)現(xiàn)超橢圓曲線密碼系統(tǒng)就是為了達(dá)到這個(gè)目標(biāo)。 論文先介紹了超橢圓曲線密碼系統(tǒng)中有限域上的兩個(gè)核心運(yùn)算——有限域乘法運(yùn)算和有限域求逆運(yùn)算。對有限域乘法運(yùn)算的全串行算法和串并混合算法在FPGA上用VHDL語言進(jìn)行了實(shí)現(xiàn)，并對它們的結(jié)果進(jìn)行對比，重點(diǎn)在于對并行度不同的串并混合算法進(jìn)行實(shí)現(xiàn)比較，找到面積和速度的最佳結(jié)合點(diǎn)。通過對算法的實(shí)現(xiàn)和比較，發(fā)現(xiàn)理論上面積和速度協(xié)調(diào)性較好的8位串并混合算法在實(shí)際中協(xié)調(diào)性并不是很好，最終得出結(jié)論，在所做實(shí)驗(yàn)的四種情況中，面積和速度協(xié)調(diào)性較好的算法是4位串并混合算法。隨后論文對有限域求逆運(yùn)算的三種算法在FPGA上用VHDL語言進(jìn)行實(shí)現(xiàn)比較，找到單獨(dú)實(shí)現(xiàn)有限域求逆運(yùn)算較好的算法(MIMA域求逆算法)和可以與域乘法運(yùn)算相結(jié)合的算法(使用域乘法求逆的算法)，為軟硬協(xié)調(diào)實(shí)現(xiàn)超橢圓曲線系統(tǒng)思想的提出打下基礎(chǔ)。 論文然后提出了軟硬協(xié)調(diào)的方法實(shí)現(xiàn)超橢圓曲線系統(tǒng)的思想，并對整個(gè)系統(tǒng)進(jìn)行了軟硬件部分的劃分。通過分析，將標(biāo)量乘算法，除子算法和多項(xiàng)式環(huán)算法劃分到軟件部分，并對其中的標(biāo)量乘運(yùn)算進(jìn)行了詳細(xì)的分析介紹，將有限域算法歸于硬件部分并對其進(jìn)行了簡單描述。在最后對全文進(jìn)行總結(jié)，提出進(jìn)一步需要開展的工作。
上傳時(shí)間： 2013-04-24
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本項(xiàng)目完成的是基于中國“數(shù)字電視地面廣播傳輸系統(tǒng)幀結(jié)構(gòu)、信道編碼和調(diào)制”國家標(biāo)準(zhǔn)的發(fā)射端系統(tǒng)FPGA設(shè)計(jì)與實(shí)現(xiàn)。在本設(shè)計(jì)中，系統(tǒng)采用了Stratix系列的EP1S80F1020C5 FPGA為基礎(chǔ)構(gòu)建的主硬件處理平臺。對于發(fā)射端系統(tǒng)，數(shù)據(jù)處理部分的擾碼器(隨機(jī)化)、前向糾錯(cuò)編碼(FEC)、符號星座映射、符號交織、系統(tǒng)信息復(fù)用、頻域交織、幀體數(shù)據(jù)處理(OFDM調(diào)制)、同步PN頭插入、以及信號成形4倍插值滾降濾波器(SRRC)等各模塊都是基于FPGA硬件設(shè)計(jì)實(shí)現(xiàn)的。其中關(guān)鍵技術(shù)：TDS-OFDM技術(shù)及其和絕對時(shí)間同步的復(fù)幀結(jié)構(gòu)、信號幀的頭和幀體保護(hù)技術(shù)、低密度校驗(yàn)糾錯(cuò)碼(LDPC)等，體現(xiàn)了國標(biāo)的自主創(chuàng)新特點(diǎn)，為數(shù)字電視領(lǐng)域首次采用。其硬件實(shí)現(xiàn)，亦尚未有具體產(chǎn)品參考。 本文首先介紹了當(dāng)今國內(nèi)外數(shù)字電視的發(fā)展現(xiàn)狀，中國數(shù)字電視地面廣播傳輸國家標(biāo)準(zhǔn)的頒布背景。并對國標(biāo)系統(tǒng)技術(shù)原理框架，發(fā)端系統(tǒng)的整體結(jié)構(gòu)以及FPGA設(shè)計(jì)的相關(guān)知識進(jìn)行了簡要介紹。在此基礎(chǔ)上，第三章重點(diǎn)、詳細(xì)地介紹了基于FPGA實(shí)現(xiàn)的發(fā)射端系統(tǒng)各主要功能模塊的具體結(jié)構(gòu)設(shè)計(jì)，論述了系統(tǒng)中各功能模塊的FPGA設(shè)計(jì)和實(shí)現(xiàn)，包括設(shè)計(jì)方案、算法和結(jié)構(gòu)的選取、FPGA實(shí)現(xiàn)、仿真分析等。第四章介紹了對整個(gè)系統(tǒng)的級連調(diào)試過程中，對系統(tǒng)結(jié)構(gòu)進(jìn)行的優(yōu)化調(diào)整，并對級連后的整個(gè)系統(tǒng)的性能進(jìn)行了仿真、分析和驗(yàn)證。作者在項(xiàng)目中完成的工作主要有： 1.閱讀相關(guān)資料，了解并分析國標(biāo)系統(tǒng)的技術(shù)結(jié)構(gòu)和原理，分解其功能模塊。 2.制定了基于國標(biāo)的發(fā)端系統(tǒng)FPGA實(shí)現(xiàn)的框架及各模塊的接口定義。 3.調(diào)整和改進(jìn)了3780點(diǎn)IFFT OFDM調(diào)制模塊及滾降濾波器模塊的FPGA設(shè)計(jì)并驗(yàn)證。 4.完成了擾碼器、前向糾錯(cuò)編碼、符號星座映射、符號交織、系統(tǒng)信息復(fù)用、頻域交織、幀體數(shù)據(jù)處理、同步PN頭插入、以及信號成形4倍插值滾降濾波器等功能模塊的FPGA設(shè)計(jì)和驗(yàn)證。 5.在系統(tǒng)級連調(diào)試中，利用各模塊數(shù)據(jù)結(jié)構(gòu)特點(diǎn)，優(yōu)化系統(tǒng)模塊結(jié)構(gòu)。 6.完成了整個(gè)發(fā)射端系統(tǒng)FPGA部分的調(diào)試、分析和驗(yàn)證。
上傳時(shí)間： 2013-04-24
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LDPC(Low Density Parity Check)碼是一類可以用非常稀疏的校驗(yàn)矩陣或二分圖定義的線性分組糾錯(cuò)碼，最初由Gallager發(fā)現(xiàn)，故亦稱Gallager碼.它和著名Turbo碼相似，具有逼近香農(nóng)限的性能，幾乎適用于所有信道，因此成為近年來信道編碼界研究的熱點(diǎn)。 LDPC碼的奇偶校驗(yàn)矩陣呈現(xiàn)稀疏性，其譯碼復(fù)雜度與碼長成線性關(guān)系，克服了分組碼在長碼長時(shí)所面臨的巨大譯碼計(jì)算復(fù)雜度問題，使長編碼分組的應(yīng)用成為可能。而且由于校驗(yàn)矩陣的稀疏特性，在長的編碼分組時(shí)，相距很遠(yuǎn)的信息比特參與統(tǒng)一校驗(yàn)，這使得連續(xù)的突發(fā)差錯(cuò)對譯碼的影響不大，編碼本身就具有抗突發(fā)差錯(cuò)的特性。 本文首先介紹了LDPC碼的基本概念和基本原理，其次，具體介紹了LDPC碼的構(gòu)造和各種編碼算法及其生成矩陣的產(chǎn)生方法，特別是準(zhǔn)循環(huán)LDPC碼的構(gòu)造以及RU算法、貪婪算法，并在此基礎(chǔ)上采用貪婪算法對RU算法進(jìn)行了改進(jìn)。 最后，選用Altera公司的Stratix系列FPGA器件EPls25F67217，實(shí)現(xiàn)了碼長為504的基于RU算法的LDPC編碼器。在設(shè)計(jì)過程中，為節(jié)省資源、提高速度，在向量存儲時(shí)采用稀疏矩陣技術(shù)，在向量相加時(shí)采用通過奇校驗(yàn)直接判定結(jié)果的方法，在向量乘法中，采用了前向迭代方法，避開了復(fù)雜的矩陣求逆運(yùn)算。結(jié)果表明，該編碼器只占用約10％的邏輯單元，約5％的存儲單元，時(shí)鐘頻率達(dá)到120MHz，數(shù)據(jù)吞吐率達(dá)到33Mb/s，功能上也滿足編碼器的要求。
上傳時(shí)間： 2013-06-09
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隨著計(jì)算機(jī)科學(xué)在人機(jī)交互領(lǐng)域的極大發(fā)展，作為人臉信息處理中的一項(xiàng)關(guān)鍵技術(shù)，人臉檢測現(xiàn)在已經(jīng)成為模式識別，計(jì)算機(jī)視覺和人機(jī)交互領(lǐng)域不可缺少的一部分。但是，人臉檢測算法存在計(jì)算量大、速度慢等缺點(diǎn)。軟件實(shí)現(xiàn)方式無法達(dá)到實(shí)時(shí)處理要求，而現(xiàn)有的硬件實(shí)現(xiàn)需要占用大量硬件資源。 本文針對現(xiàn)有人臉檢測硬件實(shí)現(xiàn)的缺點(diǎn)，通過對Adaboost算法和現(xiàn)有硬件結(jié)構(gòu)的分析，提出了雙流水線硬件檢測架構(gòu)：掃描窗口流水線、特征向量流水線。并在Vertex-II Pro FPGA平臺驗(yàn)證成功，達(dá)到實(shí)時(shí)檢測的標(biāo)準(zhǔn)。具體工作和創(chuàng)新點(diǎn)包括如下幾點(diǎn)： 介紹了人臉檢測的原理以及人臉檢測經(jīng)典算法。其中，詳細(xì)介紹了Adaboost算法。 對現(xiàn)有的結(jié)構(gòu)進(jìn)行詳細(xì)分析。指出現(xiàn)有各架構(gòu)的缺點(diǎn)，即資源占用多，檢測速度慢。針對這兩個(gè)問題，本文提出了一個(gè)適合嵌入式應(yīng)用的掃描窗口、特征向量雙流水線檢測硬件架構(gòu)，詳細(xì)說明了該架構(gòu)的工作原理，并在該架構(gòu)基礎(chǔ)上，通過加入預(yù)測加載技術(shù)，進(jìn)一步提高檢測速度。隨后，采用存儲器訪問效率，架構(gòu)內(nèi)部存儲單元大小，檢測時(shí)間長短，運(yùn)算單元數(shù)量四個(gè)標(biāo)準(zhǔn)，詳細(xì)比較了新架構(gòu)和現(xiàn)有架構(gòu)的差別，顯示出新架構(gòu)的優(yōu)勢。 基于提出的架構(gòu)，給出了Adaboost人臉檢測系統(tǒng)的VLSI實(shí)現(xiàn)方案。本文中，采用自頂向下的設(shè)計(jì)方法將人臉檢測系統(tǒng)分成若干個(gè)子模塊，然后對每個(gè)子模塊進(jìn)行詳細(xì)的設(shè)計(jì)和說明，給出了每個(gè)子模塊的硬件架構(gòu)、狀態(tài)轉(zhuǎn)換以及verilog實(shí)現(xiàn)后的仿真波形。 采用Xilinx公司的VII Pro FPGA開發(fā)板完成人臉檢測系統(tǒng)的硬件驗(yàn)證。FPGA驗(yàn)證結(jié)果表明對于QCIF分辨率的視頻圖像，人臉檢測系統(tǒng)能夠達(dá)到50fps的檢測速度，滿足實(shí)時(shí)檢測的要求。
上傳時(shí)間： 2013-06-15
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