摘 要：研究一種基于FPGA的多路視頻合成系統(tǒng)。系統(tǒng)接收16路ITU656格式的視頻數(shù)據(jù)，按照畫面分割的要求對(duì)視頻數(shù)據(jù)流進(jìn)行有效抽取和幀合成處理，經(jīng)過視頻編碼芯片轉(zhuǎn)換成模擬信號(hào)輸出到顯示器，以全屏或多窗口模式顯示多路視頻畫面。系統(tǒng)利用FPGA的高速并行處理能力的優(yōu)勢(shì)，應(yīng)用靈活的的多路視頻信號(hào)的合成技術(shù)和數(shù)字圖像處理算法，實(shí)現(xiàn)實(shí)時(shí)處理多路視頻數(shù)據(jù)。
上傳時(shí)間： 2014-12-05
上傳用戶：jiangfire
伺服舵機(jī)作為基本的輸出執(zhí)行機(jī)構(gòu)廣泛應(yīng)用于 遙控航模以及人形機(jī)器人的控制中。舵機(jī)是一種位 置伺服的驅(qū)動(dòng)器，其控制信號(hào)是PWM信號(hào).，利 用占空比的變化改變舵機(jī)的位置，也可使用FPGA、 模擬電路、單片機(jī)來產(chǎn)生舵機(jī)的控制信號(hào)舊。應(yīng) 用模擬電路產(chǎn)生PWM信號(hào)，應(yīng)用的元器件較多， 會(huì)增加電路的復(fù)雜程度；若用單片機(jī)產(chǎn)生PWM信 號(hào)，當(dāng)信號(hào)路數(shù)較少時(shí)單片機(jī)能滿足要求，但當(dāng) PWM信號(hào)多于4路時(shí)，由于單片機(jī)指令是順序執(zhí) 行的，會(huì)產(chǎn)生較大的延遲，從而使PWM信號(hào)波形 不穩(wěn)，導(dǎo)致舵機(jī)發(fā)生顫振。
上傳時(shí)間： 2014-12-28
上傳用戶：ainimao
介紹了多入多出-正交頻分復(fù)用（MIMO-OFDM）系統(tǒng)，并分析了其發(fā)射機(jī)的實(shí)現(xiàn)原理。充分利用Altera公司Stratix系列現(xiàn)場(chǎng)可編程門陣列（FPGA）芯片和IP（知識(shí)產(chǎn)權(quán)）核，提出了一種切實(shí)可行的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的FPGA實(shí)現(xiàn)方法。重點(diǎn)論述了適合于FPGA實(shí)現(xiàn)的對(duì)角空時(shí)分層編碼（D-BLAST）的方法和實(shí)現(xiàn)原理以及各個(gè)主要模塊的工作原理。并給出了其在ModelSim環(huán)境下的仿真結(jié)果。結(jié)果表明，本設(shè)計(jì)具有設(shè)計(jì)簡(jiǎn)單、快速、高效和實(shí)時(shí)性好等特點(diǎn)。
標(biāo)簽： MIMO-OFDM FPGA 基帶系統(tǒng) 發(fā)射機(jī)
上傳時(shí)間： 2013-10-13
上傳用戶：Aeray
用FPGA設(shè)計(jì)多功能數(shù)字鐘
上傳時(shí)間： 2013-11-16
上傳用戶：1234567890qqq
NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺(tái)使用的一款高速處理器，為了適應(yīng)高速運(yùn)動(dòng)圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語言完成該接口設(shè)計(jì)，最后通過QuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。
標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計(jì)
上傳時(shí)間： 2014-12-28
上傳用戶：jiwy
基于DDS的多波形信號(hào)發(fā)生器設(shè)計(jì)
標(biāo)簽： DDS 多波形 信號(hào)發(fā)生器
上傳時(shí)間： 2013-11-08
上傳用戶：kqc13037348641
以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案
上傳時(shí)間： 2013-11-06
上傳用戶：songkun
本文介紹了在大規(guī)模FPGA設(shè)計(jì)中可以提高綜合效率和效果的多點(diǎn)綜合技術(shù)，本文適合大規(guī)模FPGA的設(shè)計(jì)者和Synplify pro的用戶閱讀。
標(biāo)簽： FPGA 大規(guī)模 多點(diǎn)
上傳時(shí)間： 2013-11-23
上傳用戶：lbbyxmraon
為滿足三維大地電磁勘探技術(shù)對(duì)多個(gè)采集站的同步需求，基于FPGA設(shè)計(jì)了一種晶振頻率校準(zhǔn)系統(tǒng)。系統(tǒng)可以調(diào)節(jié)各采集站的恒溫壓控晶體振蕩器同步于GPS，從而使晶振能夠輸出高準(zhǔn)確度和穩(wěn)定度的同步信號(hào)。系統(tǒng)中使用FPGA設(shè)計(jì)了高分辨率的時(shí)間間隔測(cè)量單元，達(dá)到0.121 ns的測(cè)量分辨率，能對(duì)晶振分頻信號(hào)與GPS秒脈沖信號(hào)的時(shí)間間隔進(jìn)行高精度測(cè)量，縮短了頻率校準(zhǔn)時(shí)間。同時(shí)在FPGA內(nèi)部使用PicoBlaze嵌入式軟核處理器監(jiān)控系統(tǒng)狀態(tài)，并配合滑動(dòng)平均濾波法對(duì)測(cè)量得到的時(shí)間間隔數(shù)據(jù)實(shí)時(shí)處理，有效地抑制了GPS秒脈沖波動(dòng)對(duì)頻率校準(zhǔn)的影響。
標(biāo)簽： FPGA 恒溫晶振 頻率校準(zhǔn)
上傳時(shí)間： 2013-10-17
上傳用戶：xsnjzljj
基于Actel FPGA 的多串口擴(kuò)展設(shè)計(jì)采用了Actel 公司高集成度，小體積，低功耗，低系統(tǒng)成本，高安全性和可靠性的小容量FPGA—A3P030 進(jìn)行設(shè)計(jì)，把若干接口電路的功能集成到A3P030 中，實(shí)現(xiàn)了三路以上的串口擴(kuò)展。該設(shè)計(jì)靈活性高，可根據(jù)需求靈活實(shí)現(xiàn)并行總線擴(kuò)展三路UART 或者SPI 擴(kuò)展三路UART，波特率可以靈活設(shè)置。
標(biāo)簽： Actel FPGA 多串口 擴(kuò)展設(shè)計(jì)
上傳時(shí)間： 2013-10-18
上傳用戶：JIEWENYU
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
