圖像采集系統是數字圖像信號處理過程中不可缺少的重要部分，它將前端相機所捕獲的模擬信號轉化為數字信號，或者直接從數字相機中獲取數字信號，然后通過高速的計算機總線傳回計算機，憑借計算機的強大的運算、數據存儲與處理等操作能力，可以方便快捷地對信號進行分析處理，具有人機友好、功能靈活、可移植性強等優點。隨著對數據傳送速度要求的提高，PCI總線以其高的數據傳輸率，即插即用，低功耗等眾多優點，得到廣泛的應用。本文針對PCI總線接口電路使用的廣泛性，介紹了PLX公司橋接芯片PCI9054主模式的工作原理和中斷機制，采用可編程邏輯器件FPGA實現與PCI9054的本地接口的信號轉換，給出了邏輯實現方案和仿真圖。本文針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結果。同時，文中還在其它章節詳細介紹了系統的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統的仿真結果和測試結果給出了分析及討論。最后還附上了系統的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關源程序清單。在文章的軟件設計部分介紹了WinDriver驅動開發工具，利用WinDriver工具，在WindowsXP系統下實現設備的驅動程序開發，完成主模式數據傳輸和設備中斷的功能。
上傳時間： 2013-06-03
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本文的設計采用FPGA來實現π/4DQPSK調制解調。采用π/4DQPSK的調制解調方式是基于頻帶利用率、誤比特率(即抗噪性)和實現復雜性等綜合因素的考慮；采用FPGA進行實現是考慮到高速的數據處理以及AD和DA的高速采樣。 本課題主要包含以下幾個方面的研究： 首先對π/4DQPSK技術的應用發展情況做簡單介紹，并對其調制解調原理進行了詳細的闡述。在理解原理的基礎上，將調制解調進行模塊化劃分，提出了實現的思路和方法。其中包括串并轉換，差分相位編碼，內插，成形濾波器，正交調制，帶通濾波器及希爾伯特變換，解調，位同步，載波同步，差分相位解碼。 其次在FPGA上實現了π/4DQPSK的大部分模塊。其中調制端的各個模塊的功能都已經實現，并綜合在一起，下載到開發板上進行了在線仿真。其中成形濾波器的設計大大降低了FPGA的資源開銷，是本次設計的創新；解調端對載波同步和位同步提出了設計思路，具體的實現還需要進一步的研究；接口電路的測試和在線仿真已經完成。 最后提出了硬件實現的方案以及三種芯片的選型與設計，給出了簡要的電路圖和時序圖。
上傳時間： 2013-08-03
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數字語音通信是當前信息產業中發展最快、普及面最廣的業務。語音信號壓縮編碼是數字語音信號處理的一個方面，它和通信領域聯系最為密切。在現有的語音編碼中，美國聯邦標準混合激勵線性預測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質量，具有廣闊的應用前景。 FPGA作為一種快速、高效的硬件平臺在數字信號處理和通信領域具有著獨特的優勢。現代大容量、高速度的FPGA一般都內嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現數字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預測聲碼器的研究與設計。首先介紹了語音編碼研究的發展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎上，提出了利用DSP Builder在Matlab中建模的思路及實現過程，最后本文把重點放在MELP聲碼器的編解碼器設計上，利用DSP Builder、QuartusⅡ分別設計了其中的濾波器、分幀加窗處理、線性預測分析等關鍵模塊。 在Simulink環境下運用SignalCompiler對編解碼系統進行功能仿真，為了便于仿真，系統中沒有設計的模塊在Simulink中用數學模型代替，仿真結果表明，合成語音信號與原始信號很好的擬合，系統編解碼后語音質量基本良好。
上傳時間： 2013-06-02
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在航空航天，遙感測量，安全防衛以及家用影視娛樂等領域，要求能及時保存高清晰度的視頻信號供后期分析、處理、研究和欣賞。因此，研究一套處理速度快，性能可靠，使用方便，符合行業相關規范的高清視頻編解碼系統是十分必要的。 本文首先介紹了高清視頻的發展歷史。并就當前相關領域的發展闡述了高清視頻編解碼系統的設計思路，提出了可行的系統設計方案。基于H.264的高清視頻編碼系統對處理器的要求非常高，一般的DSP和通用處理器難以達到性能要求。本系統選擇富士通公司最新的專用視頻編解碼芯片MB86H51，實時編解碼分辨率達到1080p的高清視頻。芯片具有壓縮率高，功耗低，體積小等優點。系統的控制設備由三塊FPGA芯片和ARM控制器共同完成。FPGA芯片分別負責視頻輸入輸出，碼流輸入輸出和主編解碼芯片的控制。ARM作為上層人機交互的控制器，向系統使用者提供操作界面，并與主控FPGA相連。方案實現了高清視頻的輸入，實時編碼和碼流存儲輸出等功能于一體，能夠編碼1080p的高清視頻并存儲在硬盤中。系統開發的工作難點在于FPGA的程序設計與調試工作。其次，詳細介紹了FPGA在系統中的功能實現，使用的方法和程序設計。使用VHDL語言編程實現I2C總線接口和接口控制功能，利用stratix系列FPGA內置的M4K快速存儲單元實現128K的命令存儲ROM，并對設計元件模塊化，方便今后的功能擴展。編程實現了PIO模式的硬盤讀寫和SDRAM接口控制功能，實現高速的數據存儲功能。利用時序狀態機編程實現主芯片編解碼控制功能，完成編解碼命令的發送和狀態讀取，并對設計思路，調試結果和FPGA資源使用情況進行分析。著重介紹設計中用到的最新芯片及其工作方式，分析設計過程中使用的最新技術和方法。有很強的實用價值。最后，論文對系統就不同的使用情況提出了可供改進的方案，并對與高清視頻相關的關鍵技術作了分析和展望。
上傳時間： 2013-07-26
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隨著信息產業的不斷發展,人們對數據傳輸速率要求越來越高,從而對數據發送端和接收端的性能都提出了更高的要求。接收機的一個重要任務就是在于克服各種非理想因素的干擾下,從接收到的被噪聲污染的數據信號中提取同步信息,并進而將數據正確的恢復出來。而數據恢復電路是光纖通信和其他許多類似數字通信領域中不可或缺的關鍵電路,其性能決定了接收端的總體性能。 目前,數據恢復電路的結構主要有“時鐘提取”和“過采樣”兩種結構。基于“過采樣”的數據恢復方法的關鍵是過采樣,即通過引入參考時鐘,并增加時鐘源個數的方式來代替第一種方法中的“時鐘提取”。與“時鐘提取”的數據恢復方法相比,基于“過采樣”的數據恢復方法在性能上還有較大的差距,但是后者擁有高帶寬、立即鎖存能力、較低的等待時間和更高的抖動容限,更易于通過數字的方法實現,實現更簡單,成本更低,并且這是一種數字化的模擬技術。如果能通過“過采樣”方法在普通的邏輯電路上實現622.08Mb/s甚至更高速率的數據恢復,并將它作為一個IP模塊來代替專用的時鐘恢復芯片,這無疑將是性能和成本的較好結合。 本文主要研究“過采樣”數據恢復電路的基本原理,通過全數字的設計方法,給出了在低成本可編程器件FPGA上實現數據恢復電路兩種不同的過采樣的實現方案,即基于時鐘延遲的過采樣和基于數據延遲的過采樣。基于時鐘延遲的過采樣數據恢復電路方案,通過測試驗證,其最高恢復的數據傳輸率可達到640Mb/s。測試結果表明,采用該方案實現的時鐘恢復電路可工作在光纖通信系統STM-4速率級,即622.08MHz頻率上,各方面指標基本符合要求。
上傳時間： 2013-04-24
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擴頻通信技術是信息時代的三大高技術通信傳輸方式之一，與常規的通信技術相比。具有低截獲率、強抗噪聲、抗干擾性，具有信息隱蔽和多址通信等特點，目前已從軍事領域向民用領域迅速發展。在民用化之后，它被迅速推廣到各種公用和專用通信網絡之中，如衛星通信、數據傳輸、定位、測距等系統中。 擴頻通信技術中，最常見的是直接序列擴頻通信(DSSS)系統，然而目前專用擴頻芯片大部分功能都已固化。缺少產品開發的靈活性。其次，目前用FPGA與DSP相結合實現的直接序列擴頻的收發系統比較多，系統復雜且成本高。另外，現代擴頻通信系統在接收和發送端需要完成許多快速復雜的信號處理，這對電路的可靠性和處理速度提出了更高的要求。因此，設計一個全部用FPGA技術實現的擴頻通信收、發系統具有較強的實際應用價值。 根據FPGA的高速并行處理能力和全硬件實現的特點，采用直接序列擴頻技術，借助QuartusⅡ6.0及Protel99se工具，完成了系統的軟件仿真和硬件電路設計。實驗結果表明，比用傳統的FPGA與DSP相結合實現方式，提高了處理速度，減少了硬件延時。同時采用了流水線技術，提高了系統并行處理的能力。并且系統功能可以通過程序來修改和升級，與專用擴頻芯片相比，具有很大的靈活性。所有模塊都集成在一個芯片中，提高了系統的穩定性和可靠性。
上傳時間： 2013-05-18
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在雷達信號偵察中運用寬帶數字接收技術是電子偵察的一個重要發展方向。數字信號處理由于其精度高、靈活性強、以及易于集成等特點而應用廣泛。電子系統數字化的最大障礙是寬帶高速A/D變換器的高速數據流與通用DSP處理能力的不匹配。而FPGA的廣泛應用，為解決上述矛盾提供了一種有效的方法。 本文利用FPGA技術，設計了具備高速信號處理能力的寬帶數字接收機平臺，并提出了數字接收機實現的可行性方法，以及對這些方法的驗證。具體來說就是如何利用單片的FPGA實現對雷達信號并行地實時檢測和參數估計。所做工作主要分為兩大部分： 1、適合于FPGA硬件實現的算法的確定及仿真：對A/D采樣信號采用自相關累加算法進行信號檢測，利用信號的相關性和噪聲的獨立性提高信噪比，通過給出檢測門限來估計信號的起止點。對于常規信號的頻率估計，采用Rife算法。通過Matlab仿真，表明上述算法在運算量和精度方面均有良好性能，適合用作FPGA硬件實現。 2、算法的FPGA硬件實現：針對原算法中極大消耗運算量的相關運算，考慮到FPGA并行處理的特點，將原算法修改為并行相關算法，并加入流水線，這樣處理極大地提高了系統的數據吞吐率。采用Xilinx公司的Virtex-4系列中的XC4VSX55芯片作為開發平臺完成設計，系統測試結果表明，本設計能正常工作，滿足系統設計要求。 文章的最后，結合系統設計給出幾種VHDL優化方法，主要圍繞系統的速度、結構和面積等問題展開討論。
上傳時間： 2013-06-25
上傳用戶：songnanhua
人臉識別技術繼指紋識別、虹膜識別以及聲音識別等生物識別技術之后，以其獨特的方便、經濟及準確性而越來越受到世人的矚目。作為人臉識別系統的重要環節—人臉檢測，隨著研究的深入和應用的擴大，在視頻會議、圖像檢索、出入口控制以及智能人機交互等領域有著重要的應用前景，發展速度異常迅猛。 FPGA的制造技術不斷發展，它的功能、應用和可靠性逐漸增加，在各個行業也顯現出自身的優勢。FPGA允許用戶根據自己的需要來建立自己的模塊，為用戶的升級和改進留下廣闊的空間。并且速度更高，密度也更大，其設計方法的靈活性降低了整個系統的開發成本，FPGA 設計成為電子自動化設計行業不可缺少的方法。 本文從人臉檢測算法入手，總結基于FPGA上的嵌入式系統設計方法，使用IBM的Coreconnect掛接自定義模塊技術。經過訓練分類器、定點化、以及硬件加速等方法后，能夠使人臉檢測系統在基于Xilinx的Virtex II Pro開發板上平臺上，達到實時的檢測效果。本文工作和成果可以具體描述如下： 1. 算法分析：對于人臉檢測算法，首先確保的是檢測率的準確性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一種基于Adaboost算法的人臉檢測方法。算法中較多的是積分圖的特征值計算，這便于進一步的硬件設計。同時對檢測算法進行耗時分析確定運行速度的瓶頸。 2. 軟硬件功能劃分：這一步考慮市場可以提供的資源狀況，又要考慮系統成本、開發時間等諸多因素。Xilinx公司提供的Virtex II Pro開發板，在上面有可以供利用的Power PC處理器、可擴展的存儲器、I/O接口、總線及數據通道等，通過分析可以對算法進行細致的劃分，實現需要加速的模塊。 3. 定點化：在Adaboost算法中，需要進行大量的浮點計算。這里采用的方法是直接對數據位進行操作它提取指數和尾數，然后對尾數執行移位操作。 4. 改進檢測用的級聯分類器的訓練，提出可以迅速提高分類能力、特征數量大大減小的一種訓練方法。 5. 最后對系統的整體進行了驗證。實驗表明，在視頻輸入輸出接入的同時，人臉檢測能夠達到17fps的檢測速度，并且獲得了很好的檢測率以及較低的誤檢率。
上傳時間： 2013-04-24
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本文以Turbo碼編譯碼器的FPGA實現為目標，對Turbo碼的編譯碼算法和用硬件語言將其實現進行了深入的研究。 首先，在理論上對Turbo碼的編譯碼原理進行了介紹，確定了Max-log-MAF算法的譯碼算法，結合CCSDS標準，在實現編碼器時，針對標準中給定的幀長、碼率與交織算法，以及偽隨機序列模塊與幀同步模塊，提出了相應解決方案；而在相應的譯碼器設計中，采用了FPGA設計中“自上而下”的設計方法，權衡硬件實現復雜度與處理時延等因素，優先考慮面積因素，提高元件的重復利用率和降低電路復雜度，來實現Turbo碼的Max-log-MAP算法譯碼。把整個系統分割成不同的功能模塊，分別闡述了實現過程。 然后，基于Verilog HDL 設計出12位固點數據的Turbo編譯碼器以及仿真驗證平臺，與用Matlab語言設計的相同指標的浮點數據譯碼器進行性能比較，得到該設計的功能驗證。 最后，研究了Tuxbo碼譯碼器幾項最新技術，如滑動窗譯碼，歸一化處理，停止迭代技術結合流水線電路設計，將改進后的譯碼器與先前設計的譯碼器分別在ISE開發環境中針對目標器件xilinx Virtex-Ⅱ500進行電路綜合，證實了這些改進技術能有效地提高譯碼器的吞吐量，減少譯碼時延和存儲器面積從而降低功耗。
上傳時間： 2013-04-24
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在衛星通信、移動通信技術快速發展的今天，短波這一最古老和傳統的通信方式不僅沒有被淘汰，還在快速發展。其通信距離遠、設備簡單以及移動方便等優點被廣泛應用于無線通信領域。 數字調制技術作為通信領域中極為重要的一個方面，也得到了迅速發展。全數字調制解調技術的使用使各類現代調制解調技術融合一體，目前國內多速率/多制式調制解調大多基于通用．DSP實現，支持的速率比較低。由于運算量大和硬件參數的限制，采用通用DSP無法勝任高速率調制解調的任務。現代FPGA可以提供支持以低系統丌銷、低成本實現高速乘．累加超前進位鏈的DSP算法。本文采用理論與實踐相結合的方式研究基于FPGA技術來實現短波數字信號的調制解調。通過對具體的FPGA系統設計與調試，將理論應用到實際中。 本文通過具體的EPlC60240C8芯片作為處理器的FPGA實驗板，研究了短波數字信號調制解調的設計與丌發過程。分析了現代通信的各種調制方式．誤碼率。得出了不同的調制方式的優劣性。最后重點提出了QPSK的調制解調方法。給出了Qf'SK的調制解調框圖、QPSK的SystemView系統仿真、VHDL程序進行調制解調，在OUARTUS上進行仿真。然后設計AD/DA輸入輸出電路，對短波數字信號進行調制解調。通過設計的AD/DA電路輸入短波數字信號進行調制解調，然后輸出原始的模擬信號。文中還對比了其他的調制解調方式，通過對比，發現不同的調制解調方式對短波信號的影響。最后，通過比較FPGA與DSP在處理高速率、大容量的數字信號，得出不同的結論。展示了FPGA在這方面的優越性。
上傳時間： 2013-06-05
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