數(shù)字射頻存儲(chǔ)器(Digital Radio FreqlJencyr:Memory DRFM)具有對(duì)射頻信號(hào)和微波信號(hào)的存儲(chǔ)、處理及傳輸能力,已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號(hào)處理技術(shù),DRFM由于具有處理這些相干波形的能力,被越來(lái)越廣泛地應(yīng)用于電子對(duì)抗領(lǐng)域作為射頻頻率源。目前,國(guó)內(nèi)外對(duì)DRFM技術(shù)的研究還處于起步階段,DRFM部件在采樣率、采樣精度及存儲(chǔ)容量等方面,還不能滿足現(xiàn)代雷達(dá)信號(hào)處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理,在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實(shí)現(xiàn)的設(shè)計(jì)方法,給出了基于現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array FPGA)實(shí)現(xiàn)的幅度量化DRFM設(shè)計(jì)方案。本方案的采樣率為1 GHz、采樣精度12位,具體實(shí)現(xiàn)是采用4個(gè)采樣率為250 MHz的ADC并行交替等效時(shí)間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波,用于保存信號(hào)復(fù)包絡(luò)的所有信息。利用FPGA器件實(shí)現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器,采用硬件描述語(yǔ)言(Very High Speed}lardware Description Language VHDL)實(shí)現(xiàn)了DRFM電路的FPGA設(shè)計(jì)和功能仿真、時(shí)序分析。方案中采用了大量的低壓差分信號(hào)(Low Voltage Differential Signaling LVDS)邏輯的芯片,從而大大降低了系統(tǒng)的功耗,提高了系統(tǒng)工作的可靠性。本文最后對(duì)采用的數(shù)字信號(hào)處理算法進(jìn)行了仿真,仿真結(jié)果證明了設(shè)計(jì)方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲(chǔ)器的DRFM相比,具有更高的性能指標(biāo)和優(yōu)越性。
標(biāo)簽: FPGA 數(shù)字射頻 存儲(chǔ)器
上傳時(shí)間: 2013-06-01
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隨著數(shù)字技術(shù)的高速發(fā)展,越來(lái)越多的針對(duì)數(shù)字視頻壓縮、傳送、顯示等的設(shè)備涌入市場(chǎng)。要從這些良莠不齊的產(chǎn)品中挑選出令人滿意的商品,一套良好的數(shù)字視頻測(cè)試設(shè)備就必不可少。然而,現(xiàn)階段大多數(shù)數(shù)字視頻信號(hào)源都存在不同的缺點(diǎn),如測(cè)試圖像種類太少、沒(méi)有動(dòng)態(tài)測(cè)試源、缺乏專用測(cè)試信號(hào)等。為有效克服這些缺陷,作者設(shè)計(jì)并開(kāi)發(fā)了一套基于FPGA的數(shù)字視頻信號(hào)發(fā)生器。整個(gè)系統(tǒng)包括硬件平臺(tái)和圖像格式轉(zhuǎn)換軟件兩大部分。硬件平臺(tái)本身即為獨(dú)立的信號(hào)發(fā)生器,可以生成多種測(cè)試圖像。配備了圖像格式轉(zhuǎn)換軟件,就可以實(shí)現(xiàn)硬件平臺(tái)從PC機(jī)接收各種靜態(tài)測(cè)試圖像、動(dòng)態(tài)測(cè)試序列,不斷更新測(cè)試圖像庫(kù)。整個(gè)系統(tǒng)具有良好的硬件體系結(jié)構(gòu)、便捷的輸入接口,穩(wěn)定的信號(hào)輸出,同時(shí)操作靈活、方便,易于升級(jí)更新。 在系統(tǒng)的開(kāi)發(fā)過(guò)程中,使用了多種硬件、軟件開(kāi)發(fā)工具,如PROTEL DXP、ISE、MODEL SIM、MATLAB、C#.NET等。由于軟硬件調(diào)試均由同一人完成,因此整個(gè)系統(tǒng)具備良好的統(tǒng)一性和兼容性。 另外,作者還研究并設(shè)計(jì)了一種針對(duì)H.264編解碼器壓縮損傷的測(cè)試信號(hào)。評(píng)估一個(gè)編碼器的性能可采用主觀評(píng)價(jià)或客觀評(píng)價(jià)兩種方法。其中主觀評(píng)價(jià)最為直接、有效。本文在依托主觀評(píng)價(jià)方法的基礎(chǔ)上,結(jié)合客觀參數(shù)的指導(dǎo)性,研究并設(shè)計(jì)一種通過(guò)人眼就可以方便的觀測(cè)到實(shí)際存在的壓縮損傷的測(cè)試信號(hào),以達(dá)到直接對(duì)編解碼器性能進(jìn)行比較的目的。
標(biāo)簽: FPGA 數(shù)字視頻 信號(hào)發(fā)生器
上傳時(shí)間: 2013-07-19
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本文設(shè)計(jì)和實(shí)現(xiàn)了基于FPGA的數(shù)字下變頻器DDC,用于寬帶數(shù)字中頻軟件無(wú)線電接收機(jī)中。采用自上向下的模塊化設(shè)計(jì)方法,將DDC的功能劃分為基本單元,實(shí)現(xiàn)這些功能模塊并組成模塊庫(kù)。在具體應(yīng)用時(shí),優(yōu)化配置各個(gè)模塊來(lái)滿足具體無(wú)線通信系統(tǒng)性能的要求。這樣做比傳統(tǒng)ASIC數(shù)字下變頻器具有更好的可編程性和靈活性,從而滿足不同的工程設(shè)計(jì)需求。 首先闡述了軟件無(wú)線電中關(guān)鍵的數(shù)字信號(hào)處理技術(shù),包括中頻處理中的下變頻技術(shù)、抽取技術(shù)以及帶通采樣技術(shù)。利用MATLAB的Simulink完成了對(duì)系統(tǒng)的設(shè)計(jì)與仿真,驗(yàn)證了設(shè)計(jì)的正確性。之后用QuartusII進(jìn)行了基于FPGA抽取濾波器和NCO等關(guān)鍵模塊的設(shè)計(jì),編譯后進(jìn)行了時(shí)序仿真,最后在PCB板上實(shí)現(xiàn)了實(shí)際電路并應(yīng)用于工程項(xiàng)目中。
標(biāo)簽: FPGA 數(shù)字下變頻
上傳時(shí)間: 2013-08-05
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本文主要對(duì)數(shù)字下變頻器的FPGA實(shí)現(xiàn)方法進(jìn)行了研究分析,重點(diǎn)完成了其主要模塊的設(shè)計(jì)驗(yàn)證,最后進(jìn)行了初步的系統(tǒng)級(jí)驗(yàn)證。目標(biāo)任務(wù)是利用FPGA實(shí)現(xiàn)一個(gè)單通道專用數(shù)字下變頻芯片,以目前得到廣泛應(yīng)用的、代表單通道DDC器件領(lǐng)先水平的產(chǎn)品——美國(guó)Intersil公司的HSP50214B為設(shè)計(jì)目標(biāo),在整體結(jié)構(gòu)和一些參數(shù)上參考了該芯片的設(shè)計(jì)。 本文在深入學(xué)習(xí)軟件無(wú)線電理論基礎(chǔ)、數(shù)字信號(hào)處理的相關(guān)等相關(guān)知識(shí)的基礎(chǔ)上,分析研究了基于FPGA的軟件無(wú)線電數(shù)字下變頻技術(shù)實(shí)現(xiàn)方法,設(shè)計(jì)實(shí)現(xiàn)的主要工作是設(shè)定整體系統(tǒng)方案、進(jìn)行模塊劃分和接口定義;對(duì)各個(gè)設(shè)計(jì)中主要的相關(guān)算法進(jìn)行分析比較,確定模塊的實(shí)現(xiàn)方式;運(yùn)用FPGA的設(shè)計(jì)方法,完成數(shù)字下變頻器中NCO、CIC積分梳狀濾波抽取器和FIR濾波器等關(guān)鍵模塊分析設(shè)計(jì)、及其仿真等;最后在Altera公司的StratixII EP2S60的專用開(kāi)發(fā)板上進(jìn)行系統(tǒng)的初步調(diào)試與測(cè)試。由于系統(tǒng)的復(fù)雜性、時(shí)間和個(gè)人精力等因素,本文完成了模塊的邏輯設(shè)計(jì)及仿真驗(yàn)證,系統(tǒng)總體的整合、仿真驗(yàn)證還未徹底完成。但是已經(jīng)得到驗(yàn)證結(jié)果表明,此次的設(shè)計(jì)結(jié)構(gòu)和思想是正確的,本人下一步需要做的工作就是完成系統(tǒng)整體的仿真和驗(yàn)證,并將其功能加以完善。
標(biāo)簽: FPGA 數(shù)字下變頻
上傳時(shí)間: 2013-04-24
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目前的國(guó)內(nèi)的CCD高清攝相頭能夠輸出一組視頻信號(hào)和數(shù)字圖像信號(hào),雖然視頻信號(hào)能夠直接在監(jiān)視器顯示,但是輸出的數(shù)字圖像信號(hào)占用存儲(chǔ)空間太大,不便于進(jìn)行傳輸。本文設(shè)計(jì)了一種基于FPGA的數(shù)字圖像壓縮卡。 在過(guò)去的十幾年中,國(guó)際標(biāo)準(zhǔn)化組織制訂了一系列的國(guó)際視頻編碼標(biāo)準(zhǔn)并廣泛應(yīng)用到各種領(lǐng)域。It.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn),采用了近幾年視頻編碼方面的先進(jìn)技術(shù),以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國(guó)際視頻編碼標(biāo)準(zhǔn)。 新發(fā)展的H.264/AVC比原有的視頻編碼標(biāo)準(zhǔn)大幅度提高了編碼效率,但其運(yùn)算復(fù)雜度也大大增加,本文簡(jiǎn)要分析了H.264/AVC的復(fù)雜度及其優(yōu)化的途徑,給出了主要模塊的優(yōu)化算法實(shí)驗(yàn)結(jié)果。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案,主要不同有:增強(qiáng)的運(yùn)動(dòng)預(yù)測(cè)能力,準(zhǔn)確匹配的較小塊變換,自適應(yīng)環(huán)內(nèi)濾波器,增強(qiáng)的熵編碼。測(cè)試結(jié)果表明這些新特征使H.264/AVC編碼器提高50%編碼效率的同時(shí),增加了一個(gè)數(shù)量級(jí)的復(fù)雜度。實(shí)際中恰當(dāng)?shù)厥褂肏.264/AVC編碼工具可以較低的實(shí)現(xiàn)復(fù)雜度得到與復(fù)雜配置相當(dāng)?shù)木幋a效率。故實(shí)際編碼系統(tǒng)開(kāi)發(fā)需要在運(yùn)算復(fù)雜性和編碼效率之間進(jìn)行折衷、兼顧考慮。H.264/AVC引入的新編碼特征既增加基本模塊的復(fù)雜度,也成倍增加算法的復(fù)雜度。針對(duì)它們的作用和實(shí)現(xiàn)方法的不同,可采用不同的硬件實(shí)現(xiàn)方法。本文基于上述思路進(jìn)行優(yōu)化,具體的工作包括:針對(duì)去塊濾波的復(fù)雜性,本文提出一種適合硬件實(shí)現(xiàn)的算法,使其在節(jié)省了資源的同時(shí),很好的達(dá)到了標(biāo)準(zhǔn)所定義的性能。針對(duì)變換量化的復(fù)雜性,本文提出一種既滿足整體的硬件流水結(jié)構(gòu),又極大的降低了硬件資源的實(shí)現(xiàn)方法。針對(duì)碼率控制的實(shí)現(xiàn),本文提出了一種有別于傳統(tǒng)實(shí)現(xiàn)方式的算法,在保證實(shí)時(shí)性的同時(shí),極大的提高了編碼器的性能。本文基于上述算法還進(jìn)行Baseline Profile編碼器的研究,給出了一種實(shí)時(shí)編碼器結(jié)構(gòu),實(shí)現(xiàn)了對(duì)高清圖像格式(720P)的實(shí)時(shí)編碼,并將其和當(dāng)前業(yè)界先進(jìn)水平進(jìn)行了對(duì)比,表明本文所實(shí)現(xiàn)得結(jié)構(gòu)能夠達(dá)到當(dāng)前業(yè)界的先進(jìn)水平。
上傳時(shí)間: 2013-07-23
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隨著信息技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展,數(shù)字信號(hào)處理已經(jīng)逐漸發(fā)展成一門(mén)關(guān)鍵的技術(shù)科學(xué)。圖像處理作為一種重要的現(xiàn)代技術(shù),己經(jīng)在通信、航空航天、遙感遙測(cè)、生物醫(yī)學(xué)、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用。圖像處理特別是高分辨率圖像實(shí)時(shí)處理的實(shí)現(xiàn)技術(shù)對(duì)相關(guān)領(lǐng)域的發(fā)展具有深遠(yuǎn)意義。另外,現(xiàn)場(chǎng)可編程門(mén)陣列FPGA和高效率硬件描述語(yǔ)言Verilog HDL的結(jié)合,大大變革了電子系統(tǒng)的設(shè)計(jì)方法,加速了系統(tǒng)的設(shè)計(jì)進(jìn)程,為圖像壓縮系統(tǒng)的實(shí)現(xiàn)提供了硬件支持和軟件保障。 本文主要包括以下幾個(gè)方面的內(nèi)容: (1)結(jié)合某工程的具體需求,設(shè)計(jì)了一種基于FPGA的圖像壓縮系統(tǒng),核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片,存儲(chǔ)器件選用MICRON公司的MT48LC4M16A2SDRAM,圖像壓縮的核心算法選用近無(wú)損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語(yǔ)言實(shí)現(xiàn)了JPEG-LS標(biāo)準(zhǔn)中的基本算法,為課題組成員進(jìn)行算法改進(jìn)提供了有力支持。 (3)用Verilog硬件描述語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了SDRAM控制器模塊,使核心壓縮模塊能夠方便靈活地訪問(wèn)片外存儲(chǔ)器。 (4)構(gòu)建了圖像壓縮系統(tǒng)的測(cè)試平臺(tái),對(duì)實(shí)現(xiàn)的SDRAM控制器模塊和JPEG-LS基本算法模塊進(jìn)行了軟件仿真測(cè)試和硬件測(cè)試,驗(yàn)證了其功能的正確性。
標(biāo)簽: FPGA 圖像壓縮系統(tǒng)
上傳時(shí)間: 2013-04-24
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圖像增強(qiáng)技術(shù)是數(shù)字圖像處理領(lǐng)域中的一項(xiàng)重要內(nèi)容,隨著數(shù)字圖像處理應(yīng)用領(lǐng)域的不斷擴(kuò)大,快速、實(shí)時(shí)圖像處理技術(shù)成為研究的熱點(diǎn)。超大規(guī)模集成電路技術(shù)的飛速發(fā)展為數(shù)字圖像實(shí)時(shí)處理技術(shù)提供了硬件基礎(chǔ),尤其是FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門(mén)陣列)憑借其高速并行、可重配置的架構(gòu)和基于查找表的獨(dú)特結(jié)構(gòu)等優(yōu)點(diǎn)使得在數(shù)字信號(hào)處理領(lǐng)域的應(yīng)用持續(xù)上升。國(guó)內(nèi)外,越來(lái)越多的實(shí)時(shí)圖像處理應(yīng)用逐漸轉(zhuǎn)向FPGA平臺(tái)。 本文基于FPGA的圖像增強(qiáng)技術(shù)研究主要是針對(duì)空間域方法,這種方法是指在空間域內(nèi)直接對(duì)像素灰度值進(jìn)行運(yùn)算處理,算法簡(jiǎn)單并且存在并行性,非常適合于用硬件實(shí)現(xiàn)。FPGA可以靈活地實(shí)現(xiàn)并行、實(shí)時(shí)處理圖像數(shù)據(jù),正是利用這一特點(diǎn),本文提出了一種基于FPGA的圖像增強(qiáng)處理系統(tǒng)設(shè)計(jì)。該系統(tǒng)采用SOPC技術(shù),完成圖像增強(qiáng)處理。文中給出了系統(tǒng)設(shè)計(jì)思路,并分析了該系統(tǒng)的結(jié)構(gòu)及功能實(shí)現(xiàn),說(shuō)明了系統(tǒng)實(shí)現(xiàn)過(guò)程。其硬件平臺(tái)的核心部分是Altera公司Stratix系列的.FPGA EPlS40芯片,采用自頂向下的設(shè)計(jì)方法構(gòu)造圖像增強(qiáng)處理功能模塊,利用硬件描述語(yǔ)言vHDL對(duì)圖像增強(qiáng)模塊進(jìn)行電路描述,并進(jìn)行設(shè)計(jì)優(yōu)化、仿真,在生成系統(tǒng)配置文件后加載到FPGA上進(jìn)行板級(jí)調(diào)試。完成了基于FPGA的圖像增強(qiáng)算法模塊的設(shè)計(jì),重點(diǎn)設(shè)計(jì)實(shí)現(xiàn)了點(diǎn)運(yùn)算增強(qiáng)處理模塊、中值濾波器模塊,并對(duì)中值濾波器進(jìn)行了改進(jìn)設(shè)計(jì)實(shí)現(xiàn),采用FPGA完成了對(duì)圖像增強(qiáng)算法的硬件加速。
標(biāo)簽: FPGA 圖像增強(qiáng) 技術(shù)研究
上傳時(shí)間: 2013-06-16
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無(wú)人機(jī)大氣數(shù)據(jù)的采集和處理在無(wú)人機(jī)中占有很重要的位置和作用,它是保障飛機(jī)安全飛行以及保證地面控制和操縱人員正確引導(dǎo)飛機(jī)、順利完成飛行任務(wù)的關(guān)鍵所在。在目前廣泛應(yīng)用的無(wú)人機(jī)大氣數(shù)據(jù)測(cè)量系統(tǒng)中,多數(shù)采用單片機(jī)作為大氣數(shù)據(jù)處理計(jì)算機(jī),但是單片機(jī)在高速數(shù)據(jù)采集和處理方面卻存在著抗干擾性差、速度慢等缺點(diǎn),使測(cè)量系統(tǒng)的穩(wěn)定性和實(shí)時(shí)性受到了很大的影響。 本文采用FPGA(Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門(mén)陣列)芯片作為大氣數(shù)據(jù)處理器,以大氣數(shù)據(jù)中的氣壓高度為例,介紹了一種基于FPGA技術(shù)的無(wú)人機(jī)氣壓高度測(cè)量系統(tǒng)。由于該測(cè)量系統(tǒng)中的FPGA數(shù)據(jù)處理器具有可靠性高、速度快、邏輯功能強(qiáng)等特點(diǎn),有效地解決了單片機(jī)在高速無(wú)人機(jī)大氣數(shù)據(jù)測(cè)量系統(tǒng)中處理速度較慢、實(shí)時(shí)性較差的問(wèn)題。 論文首先介紹了FPGA的基本結(jié)構(gòu)、工作原理、開(kāi)發(fā)設(shè)計(jì)流程和FPGA編程所采用的VHDL硬件描述語(yǔ)言,還介紹了數(shù)字式大氣數(shù)據(jù)測(cè)量系統(tǒng)的基本組成和工作原理,并且詳細(xì)闡述了氣壓高度測(cè)量的原理和方法;然后提出了基于FPGA的無(wú)人機(jī)氣壓高度測(cè)量系統(tǒng)的整體設(shè)計(jì),并對(duì)該測(cè)量系統(tǒng)各組成部分的硬件電路進(jìn)行詳細(xì)的分析和設(shè)計(jì);隨后論文又介紹了氣壓高度測(cè)量系統(tǒng)中FPGA的相關(guān)軟件設(shè)計(jì),并就FPGA內(nèi)部所設(shè)計(jì)的各功能模塊的作用、模塊內(nèi)部結(jié)構(gòu)和工作流程進(jìn)行詳細(xì)的論述;最后使用Modelsim和QuartusII仿真軟件對(duì)程序進(jìn)行功能和時(shí)序的仿真,以驗(yàn)證FPGA內(nèi)部各功能模塊和FPGA總體設(shè)計(jì)的正確性,并在所有仿真通過(guò)后將程序產(chǎn)生的配置文件下載到FPGA芯片中,在制作和安裝測(cè)量系統(tǒng)的電路板后對(duì)整個(gè)測(cè)量系統(tǒng)進(jìn)行實(shí)際的測(cè)試,將測(cè)試結(jié)果與理論值比較并分析測(cè)量系統(tǒng)的誤差來(lái)源。 根據(jù)系統(tǒng)測(cè)試的結(jié)果,本文驗(yàn)證了以FPGA芯片為核心的無(wú)人機(jī)氣壓高度測(cè)量系統(tǒng)的可行性,并對(duì)該測(cè)量系統(tǒng)提出了今后的進(jìn)一步改進(jìn)和完善的思路。
標(biāo)簽: FPGA 無(wú)人機(jī) 氣壓 測(cè)量系統(tǒng)
上傳時(shí)間: 2013-04-24
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隨著各種非線性電力電子設(shè)備的大量應(yīng)用,電網(wǎng)中的諧波污染日益嚴(yán)重。為了保證電力系統(tǒng)的安全經(jīng)濟(jì)運(yùn)行,保證電氣設(shè)備和用電人員的安全,治理電磁環(huán)境污染、維護(hù)綠色環(huán)境,研究實(shí)時(shí)、準(zhǔn)確的電力諧波分析系統(tǒng),對(duì)電網(wǎng)中的諧波進(jìn)行實(shí)時(shí)檢測(cè)、分析和監(jiān)控,都具有重要的理論和工程實(shí)際意義。 目前實(shí)際應(yīng)用的電力諧波分析系統(tǒng)大多是以單片機(jī)為核心組成。單片機(jī)運(yùn)行速度慢,實(shí)時(shí)性較差,不能滿足實(shí)際應(yīng)用中對(duì)系統(tǒng)實(shí)時(shí)性越來(lái)越高的要求。另外,單片機(jī)的地址線和數(shù)據(jù)線位數(shù)較少,這使得由單片機(jī)構(gòu)成的電力諧波分析系統(tǒng)外圍電路龐大,系統(tǒng)的可靠性和可維護(hù)性上都大打折扣。 本文首先研究了電力諧波的產(chǎn)生,危害及國(guó)內(nèi)外研究現(xiàn)狀,對(duì)電力諧波檢測(cè)中常用的各種算法進(jìn)行分析和比較;然后介紹了FPGA芯片的特性和SOPC系統(tǒng)的特點(diǎn),并分析比較了傳統(tǒng)測(cè)量諧波裝置和基于FPGA的新型諧波測(cè)量?jī)x器的特性。綜述了可編程元器件的發(fā)展過(guò)程、主要工藝發(fā)展及目前的應(yīng)用情況。 然后,對(duì)整個(gè)諧波處理器系統(tǒng)的框架及結(jié)構(gòu)進(jìn)行描述,包括系統(tǒng)的功能結(jié)構(gòu)分配,外圍硬件電路的結(jié)構(gòu)及軟件設(shè)計(jì)流程。其后,針對(duì)系統(tǒng)外圍硬件電路、FFTIP核設(shè)計(jì)和SOPC系統(tǒng)的組建,進(jìn)行詳細(xì)的分析與設(shè)計(jì)。系統(tǒng)采用NiosⅡ處理器核和FFT運(yùn)算協(xié)處理器相結(jié)合的結(jié)構(gòu)。FFT運(yùn)算用專門(mén)的FFT運(yùn)算協(xié)處理器核完成,使得系統(tǒng)克服的單片機(jī)系統(tǒng)實(shí)時(shí)性差和速度慢的缺點(diǎn)。FFTIP核采用現(xiàn)在ASIC領(lǐng)域的一種主流硬件描述語(yǔ)言VHDL進(jìn)行編寫(xiě),采用順序的處理結(jié)構(gòu)和IEEE浮點(diǎn)標(biāo)準(zhǔn)運(yùn)算,具有系統(tǒng)簡(jiǎn)單、占用硬件資源少和高運(yùn)算精度的優(yōu)點(diǎn)。諧波分析儀系統(tǒng)組建采用SOPC系統(tǒng)。SOPC系統(tǒng)具有可對(duì)硬件剪裁和添加的特點(diǎn),使得系統(tǒng)的更簡(jiǎn)單,應(yīng)用面更廣,專用性更強(qiáng)的優(yōu)點(diǎn)。最后,給出了對(duì)系統(tǒng)中各模塊進(jìn)行仿真及系統(tǒng)生成的結(jié)果。
上傳時(shí)間: 2013-04-24
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本文對(duì)基于FPGA的液晶顯示控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了研究。設(shè)計(jì)中從LCD技術(shù)參數(shù)著手,通過(guò)對(duì)顯示驅(qū)動(dòng)系統(tǒng)結(jié)構(gòu)與工作原理的研究,設(shè)計(jì)出顯示控制系統(tǒng)的框圖及各功能模塊的VHDL程序,通過(guò)單片機(jī)系統(tǒng)配置FPGA芯片,控制LCD顯示相應(yīng)的漢字和圖形。LCD顯示控制系統(tǒng)由顯示控制電路、顯示驅(qū)動(dòng)電路和相關(guān)外圍輔助電路組成。顯示控制電路從電路中各個(gè)功能模塊所需要的控制時(shí)序信號(hào)出發(fā),通過(guò)對(duì)其工作過(guò)程的研究,設(shè)計(jì)出控制器、RAM控制器等各功能模塊。顯示驅(qū)動(dòng)電路從LCD工作所需要的掃描時(shí)序信號(hào)出發(fā),設(shè)計(jì)出時(shí)序發(fā)生電路等各功能模塊。所有的VHDL程序通過(guò)了MAX+PLUS—II軟件實(shí)現(xiàn)編譯及仿真后,在實(shí)際的硬件中調(diào)試通過(guò)。
標(biāo)簽: FPGA 液晶顯示 控制系統(tǒng)
上傳時(shí)間: 2013-05-24
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