<nav id="gummq"></nav> 本文從AES的算法原理和基于ARM核嵌入式系統(tǒng)的開發(fā)著手，研究了AES算法的設(shè)計原則、數(shù)學(xué)知識、整體結(jié)構(gòu)、算法描述以及AES存住的優(yōu)點利局限性。 針對ARM核的體系結(jié)構(gòu)及特點，對AES算法進行了優(yōu)化設(shè)計，提出了從AES算法本身和其結(jié)構(gòu)兩個方面進行優(yōu)化的方法，在算法本身優(yōu)化方面是把加密模塊中的字節(jié)替換運算、列混合運算和解密模塊中的逆列混合運算中原來的復(fù)雜的運算分別轉(zhuǎn)換為簡單的循環(huán)移位、乘和異或運算。在算法結(jié)構(gòu)優(yōu)化方面是在輸入輸山接口上采用了4個32位的寄存器對128bits數(shù)據(jù)進行了并行輸入并行輸出的優(yōu)化設(shè)計；在密鑰擴展上的優(yōu)化設(shè)計是采用內(nèi)部擴展，即在進行每一輪的運算過程的同時算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴展與加/解密運算并行執(zhí)行；加密和解密優(yōu)化設(shè)計是將輪函數(shù)查表操作中的四個操作表查詢工作合并成一個操作表查詢工作，同時為了使加密代碼在解密代碼中可重用，節(jié)省硬件資源，在解密過程中采用了與加密相一致的過程順序。 根據(jù)上述的優(yōu)化設(shè)計，基于ARM核嵌入式系統(tǒng)的ADS開發(fā)環(huán)境，提出了AES實現(xiàn)的軟硬件方案、AES加密模塊和解密模塊的實現(xiàn)方案以及測試方案，總結(jié)了基于ARM下的高效編程技巧及混合接口規(guī)則，在集成開發(fā)環(huán)境下對算法進行了實現(xiàn)，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結(jié)果，并得劍了正確驗證。在性能測試的過程中應(yīng)用編譯器的優(yōu)化選項和其它優(yōu)化技巧優(yōu)化了算法，使算法具有較高的加密速度。
標簽： ARM AES 嵌入式系統(tǒng) 算法優(yōu)化
上傳時間： 2013-04-24
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數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號處理的基礎(chǔ)，廣泛應(yīng)用于雷達、聲納、軟件無線電、瞬態(tài)信號測試等領(lǐng)域。隨著信息科學(xué)的飛速發(fā)展，人們面臨的信號處理任務(wù)越來越繁重，對數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。近年來FPGA由于其設(shè)計靈活性、更強的適應(yīng)性及可重構(gòu)性，結(jié)合SDRAM的高速、大容量、價格優(yōu)勢，在設(shè)計高速實時數(shù)據(jù)采集系統(tǒng)時受到了廣泛的關(guān)注。 本課題重點研究了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)技術(shù)，為需要大容量存儲器的系統(tǒng)設(shè)計提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構(gòu)造與工作原理的基礎(chǔ)上，結(jié)合成熟的商業(yè)化IP核，提出了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計方案，并從總體設(shè)計構(gòu)想到各邏輯細節(jié)實現(xiàn)都進行了詳細描述。根據(jù)DDR2-SDRAM的特點，選擇合適的內(nèi)存調(diào)度方案，采用Verilog HDL語言設(shè)計實現(xiàn)了該高速實時數(shù)據(jù)采集系統(tǒng)，并對系統(tǒng)功能進行驗證與分析，結(jié)果表明本設(shè)計完全能夠滿足系統(tǒng)的性能指標。
標簽： 高速實時數(shù) 采集系統(tǒng)
上傳時間： 2013-06-24
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· 摘要： 研究了以全橋變換器作為主電路拓撲、以TMS320LF240x系列DSP作主控芯片、以移相控制方式作為控制方案的移相全橋軟開關(guān)DC-DC變換器.由DSP發(fā)出移相控制信號并經(jīng)芯片IR2110驅(qū)動放大,在移相驅(qū)動信號的控制下可以實現(xiàn)全橋變換器主功率開關(guān)的ZVS.進行了系統(tǒng)軟件和硬件的設(shè)計,并安裝了實驗樣機,實驗結(jié)果表明設(shè)計方案正確,軟開關(guān)效果良好.
上傳時間： 2013-07-25
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為得到性能優(yōu)良、符合實際工程的鎖相環(huán)頻率合成器，提出了一種以ADI的仿真工具ADIsimPLL為基礎(chǔ)，運用ADS（Advanced Design System 2009）軟件的快速設(shè)計方法。采用此方法設(shè)計了頻率輸出為930~960 MHz的頻率合成器。結(jié)果表明該頻率合成器的鎖定時間、相位噪聲以及相位裕度等指標均達到了設(shè)計目標。
上傳時間： 2013-12-16
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設(shè)計了一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準技術(shù)實現(xiàn)一個可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運放。設(shè)計基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對電路進行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動2 pF負載時，運放的直流增益可達到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達885 V/μs，達到0.1%的穩(wěn)定精度的建立時間只需4 ns，共模抑制比153 dB。
標簽： CMOS 增益提高 運算 放大器設(shè)計
上傳時間： 2014-12-23
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介紹了采用ATmega48單片機實現(xiàn)三相無刷直流電機控制器的方法。利用Atmega48獲得帶死區(qū)的脈寬調(diào)制（PWM）、霍爾傳感器的換相處理、正弦驅(qū)動信號的產(chǎn)生和電機轉(zhuǎn)速的控制等功能。采用該方法的優(yōu)點是所需的外圍器件少，成本低。 Abstract: The method of 3-phase brushless DC motor control based on ATmega48 is presented in this paper.The system uses ATmega48 to generate PWM signals with dead-time, hall sensors signals commutation，sine driving signal and rotational speed of motor.Using this method，the needed external devices are few, the cost is low.
上傳時間： 2013-12-09
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本文針對新型匝間耐壓測試儀中需要高速采集數(shù)據(jù)的問題提出了一種結(jié)合CPLD 與單片機的高速數(shù)據(jù)采集系統(tǒng)設(shè)計方案。CPLD 產(chǎn)生A/D 芯片的控制時序以及SRAM 的讀寫控制時序，單片機輸出給CPLD控制A/D 轉(zhuǎn)換的啟動信號，并通過CPLD 讀取SRAM 中的采樣數(shù)據(jù)。該系統(tǒng)具有較好的可移植性。
標簽： CPLD 單片機 高速數(shù)據(jù) 采集系統(tǒng)
上傳時間： 2013-11-15
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基于fpga的高速數(shù)據(jù)采集卡設(shè)計制作
標簽： Nios USB 接口 高速數(shù)據(jù)
上傳時間： 2014-12-28
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NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。
標簽： NiosII 軟核處理器 步進電機 接口設(shè)計
上傳時間： 2014-12-28
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現(xiàn)代數(shù)字信號處理從視頻擴展到了中頻甚至射頻,針對要求信號處理的處理速度越來越高、傳輸速率越來越快等特點,給出了一款使用高性能FPGA、DAC以及經(jīng)先進的PCB設(shè)計工具設(shè)計、仿真的高速信號處理模塊,實現(xiàn)了對高速信號的實時接收和處理。關(guān)鍵詞:數(shù)字信號處理; 高速電路; FPGA;設(shè)計與仿真
上傳時間： 2013-10-21
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