verilog編寫基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫 模塊
上傳時(shí)間： 2016-08-09
上傳用戶：jackgao
verilog編寫基于FPGA的示波器核心實(shí)現(xiàn)
標(biāo)簽： verilog FPGA 編寫 示波器
上傳時(shí)間： 2014-01-26
上傳用戶：sqq
介紹數(shù)字鎖相環(huán)的基本結(jié)構(gòu),詳細(xì)分析基于FPGA的數(shù)字鎖相環(huán)的鑒相器、環(huán)路濾波器、壓控振蕩器各部分的實(shí)現(xiàn)方法,并給出整個(gè)數(shù)字鎖相環(huán)的實(shí)現(xiàn)原理圖。仿真結(jié)果表明,分析合理,設(shè)計(jì)正確。
標(biāo)簽： FPGA 數(shù)字鎖相環(huán) 分 基本結(jié)構(gòu)
上傳時(shí)間： 2016-08-12
上傳用戶：xiaoyunyun
介紹了基于fpga的OFDM 寬帶數(shù)據(jù)通信同步系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn).
標(biāo)簽： fpga OFDM 寬帶數(shù)據(jù) 同步系統(tǒng)
上傳時(shí)間： 2016-08-13
上傳用戶：youke111
基于FPGA的uart控制器，波特率可選，VHDL編程，Quartusii 6.0 平臺(tái)，vhdl語言編程
標(biāo)簽： FPGA uart 控制器
上傳時(shí)間： 2014-11-23
上傳用戶：2525775
基于FPGA的1553B總線編碼解碼器的設(shè)計(jì)
標(biāo)簽： 1553B FPGA 總線 編碼解碼器
上傳時(shí)間： 2016-09-03
上傳用戶：liansi
基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時(shí)間： 2016-09-05
上傳用戶：ggwz258
基于FPGA的JPEG圖像壓縮芯片設(shè)計(jì)
標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計(jì)
上傳用戶：cmc_68289287
基于FPGA的電子密碼鎖的設(shè)計(jì)，內(nèi)有Verilog HDL源碼和各仿真圖像
標(biāo)簽： FPGA 電子密碼鎖
上傳時(shí)間： 2016-09-06
上傳用戶：chens000
基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：1583060504
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