本文首先在介紹多用戶檢測(cè)技術(shù)的原理以及系統(tǒng)模型的基礎(chǔ)上，對(duì)比分析了幾種多用戶檢測(cè)算法的性能，給出了算法選擇的依據(jù)。為了同時(shí)克服多址干擾和多徑干擾，給出了融合多用戶檢測(cè)與分集合并技術(shù)的接收機(jī)結(jié)構(gòu)。 接著，針對(duì)WCDMA反向鏈路信道結(jié)構(gòu)，介紹了擴(kuò)頻使用的OVSF碼和擾碼，分析了擾碼的延時(shí)自相關(guān)特性和互相關(guān)特性，指出了存在多址干擾和多徑干擾的根源。在此基礎(chǔ)上，給出了解相關(guān)檢測(cè)器的數(shù)學(xué)公式推導(dǎo)和結(jié)構(gòu)框圖，并仿真研究了用戶數(shù)、擴(kuò)頻比、信道估計(jì)精度等參數(shù)對(duì)系統(tǒng)性能的影響。 常規(guī)的干擾抵消是基于chip級(jí)上的抵消，需要對(duì)用戶信號(hào)重構(gòu)，因此具有較高的復(fù)雜度。在解相關(guān)檢測(cè)器的基礎(chǔ)上，衍生出符號(hào)級(jí)上的干擾抵消。通過(guò)仿真，給出了算法中涉及的干擾抑制控制權(quán)值、干擾抵消級(jí)數(shù)等參數(shù)的最佳取值，并進(jìn)行了算法性能比較。仿真結(jié)果驗(yàn)證了該算法的有效性。 最后，介紹了WCDMA系統(tǒng)移動(dòng)臺(tái)解復(fù)用技術(shù)的硬件實(shí)現(xiàn)，在FPGA平臺(tái)上分別實(shí)現(xiàn)了與基站和安捷倫8960儀表的互聯(lián)互通。
標(biāo)簽： WCDMA FPGA 多用戶檢測(cè) 下行鏈路
上傳時(shí)間： 2013-07-29
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本文將EDA技術(shù)與傳統(tǒng)的控制理論相結(jié)合,研制了一種全新的基于FPGA技術(shù)之上的PID和模糊控制器,并加以優(yōu)化后應(yīng)用于FESTO液位控制系統(tǒng)上.該控制器基于PLD組成的系統(tǒng),很自然地避開(kāi)CPU的程序跑飛、死循環(huán)、復(fù)位不可靠等缺點(diǎn),最大程度的提高設(shè)計(jì)效率和系統(tǒng)的可靠性;同時(shí)相對(duì)于傳統(tǒng)的硬件控制器而言,它的高集成度所需較少外圍電路,降低設(shè)計(jì)成本,為控制器地實(shí)現(xiàn)提供了一種新方案.此外,本文的模糊控制器對(duì)傳統(tǒng)規(guī)則表進(jìn)行改進(jìn),在被控量接近穩(wěn)態(tài)值時(shí)規(guī)則表部分自適應(yīng)于具體的期望值,消除了穩(wěn)態(tài)值附近的震蕩,大大提高了系統(tǒng)的穩(wěn)定性.
上傳時(shí)間： 2013-06-21
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作為一項(xiàng)正在興起的無(wú)線應(yīng)用服務(wù),無(wú)線局域網(wǎng)已在機(jī)場(chǎng)、校園、會(huì)議室、甚至在家庭都有所應(yīng)用.它正叩開(kāi)高速無(wú)線數(shù)據(jù)業(yè)務(wù)市場(chǎng)的大門.目前,無(wú)線局域網(wǎng)仍處于眾多標(biāo)準(zhǔn)共存時(shí)期.每一標(biāo)準(zhǔn)的背后都有大公司或者大集團(tuán)的支持.在眾多無(wú)線局域網(wǎng)協(xié)議中IEEE802.11a協(xié)議是很有特色的一個(gè),它的優(yōu)勢(shì)在于采用了正交頻分復(fù)用(OFDM)方式來(lái)傳輸數(shù)據(jù),該技術(shù)可幫助提高速度和改進(jìn)信號(hào)質(zhì)量,并可克服干擾,因此得到眾多關(guān)注.為了讓這種高速的局域網(wǎng)真正應(yīng)用到實(shí)際中,我們的項(xiàng)目就是要在硬件上實(shí)現(xiàn)基于IEEE802.11a協(xié)議的OFDM系統(tǒng)的發(fā)射機(jī)和接收機(jī),而本文的主要工作就是用FPGA實(shí)現(xiàn)這個(gè)系統(tǒng)的內(nèi)接收機(jī).內(nèi)接收機(jī)主要包括同步估計(jì)和信道估計(jì).但是目前OFDM系統(tǒng)中包括同步、信道編碼、信道估計(jì)、用戶檢測(cè)、降低峰均比等一些關(guān)鍵技術(shù)在具體實(shí)現(xiàn)上還存在著一些困難.許多文獻(xiàn)對(duì)這些關(guān)鍵技術(shù)基本停留在理論上的討論,與具體的實(shí)現(xiàn)還存在很大的差距.因此本文通過(guò)研究同步和信道估計(jì)的多種算法的性能和其實(shí)現(xiàn)的復(fù)雜度,提出一種適合在IEEE802.11a協(xié)議環(huán)境下的同步算法和信道估計(jì),用FPGA加以實(shí)現(xiàn).首先本文總結(jié)了目前OFDM系統(tǒng)信道估計(jì)的算法.在此基礎(chǔ)上詳細(xì)的討論了基于IEEE802.11a協(xié)議的OFDM系統(tǒng)可以采用的信道估計(jì)方法:(1)提出了借助訓(xùn)練序列的LS估計(jì)法和LS-average估計(jì)法,分別在AWGN信道和多徑信道對(duì)這兩種方法進(jìn)行了比較,證明無(wú)論在哪種信道環(huán)境下后者性能都要好于前者.為了能夠進(jìn)一步提高信道估計(jì)器的性能,在LS-average算法的基礎(chǔ)上提出了消噪算法(NRA).(2)提出了借助導(dǎo)頻的DFT插值算法.其次本文總結(jié)了目前OFDM系統(tǒng)同步的算法.OFDM系統(tǒng)同步包括定時(shí)同步和載波同步,其中定時(shí)同步又分為符號(hào)同步和抽樣同步.本文主要是研究定時(shí)同步,而載波同步只是簡(jiǎn)單的討論,因?yàn)樵谶@項(xiàng)目中這是另有負(fù)責(zé)人.本文針對(duì)基于IEEE802.11a協(xié)議的OFDM系統(tǒng)把定時(shí)同步分為粗定時(shí)同步和細(xì)定時(shí)同步.然后分別對(duì)粗定時(shí)同步和細(xì)定時(shí)同步進(jìn)行了詳細(xì)的討論.其中對(duì)粗定時(shí)同步的方法有:利用短訓(xùn)練序列和利用循環(huán)前綴,并對(duì)這兩種方法進(jìn)行了比較.對(duì)細(xì)定時(shí)同步是利用導(dǎo)頻來(lái)跟蹤.最后根據(jù)前面兩章提出的算法所分析的結(jié)果,以及突發(fā)OFDM系統(tǒng)的信號(hào)和信道特征,選取了其中一種信道估計(jì)算法和定時(shí)同步算法,結(jié)合合作伙伴所提出的載波同步算法一起用FPGA實(shí)現(xiàn)整個(gè)基于IEEE802.11a協(xié)議的OFDM系統(tǒng)的內(nèi)接收機(jī),并分別測(cè)試了各個(gè)模塊的性能以及綜合模塊的性能.
標(biāo)簽： 80211a 80211 IEEE FPGA
上傳時(shí)間： 2013-05-26
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語(yǔ)音識(shí)別技術(shù)是信息技術(shù)領(lǐng)域的重要發(fā)展方向之一,小詞匯量非特定人孤立詞語(yǔ)音識(shí)別是語(yǔ)音識(shí)別領(lǐng)域中一個(gè)具有廣泛應(yīng)用背景的分支,在家電遙控、智能玩具、人機(jī)交互等領(lǐng)域有著重要的應(yīng)用價(jià)值.語(yǔ)音識(shí)別芯片從20世紀(jì)90年代開(kāi)始出現(xiàn),目前的語(yǔ)音識(shí)別芯片都是以DSP為核心集成的語(yǔ)音識(shí)別系統(tǒng),算法主要通過(guò)軟件實(shí)現(xiàn),為了提高速度和降低成本,下一代語(yǔ)音識(shí)別芯片將設(shè)計(jì)成軟硬件協(xié)同實(shí)現(xiàn),本文的目的是使用全硬件方法實(shí)現(xiàn)語(yǔ)音識(shí)別算法,為軟硬件協(xié)同實(shí)現(xiàn)的方案提供參考.本論文主要完成了以下工作:(1)在選定的FPGA平臺(tái)上,完成了整個(gè)系統(tǒng)的硬件設(shè)計(jì).(2)對(duì)于硬件中難于實(shí)現(xiàn)而且占用較多資源的乘法器、求對(duì)數(shù)、求平方根以及快速傅立葉變換等關(guān)鍵模塊,本文都根據(jù)電路的具體特點(diǎn),給出了巧妙的實(shí)現(xiàn)方案,完成了算法需要的功能.(3)設(shè)計(jì)中使用了模塊復(fù)用和流水線技術(shù).(4)根據(jù)設(shè)計(jì)結(jié)果,給出了各個(gè)模塊占用的硬件資源和運(yùn)行速度.實(shí)驗(yàn)結(jié)果表明,本文所設(shè)計(jì)的硬件系統(tǒng)能夠正常工作,在速度和面積方面都達(dá)到了設(shè)計(jì)要求.
標(biāo)簽： FPGA 詞匯 語(yǔ)音識(shí)別
上傳時(shí)間： 2013-06-12
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本文主要研究Turbo碼的編碼和譯碼算法及其FPGA硬件實(shí)現(xiàn).在概述信道編碼理論及其發(fā)展歷程之后,簡(jiǎn)要地論述了Turbo碼的原理.然后分別對(duì)Turbo碼的MAP譯碼算法,LOG-MAP算法進(jìn)行推導(dǎo),在給出LOG-MAP的推導(dǎo)之后,提出了對(duì)于LOG-MAP譯碼算法的兩點(diǎn)改進(jìn),采用三階牛頓插值函數(shù)對(duì)校驗(yàn)函數(shù)進(jìn)行擬合,采用雙滑動(dòng)窗口技術(shù)取代傳統(tǒng)的單滑動(dòng)窗口技術(shù).Turb碼還有一種譯碼復(fù)雜度相對(duì)較低的算法——SOVA算法,本文也給出了SOVA算法的詳細(xì)推導(dǎo)過(guò)程.在對(duì)LOG-MAP和SOVA算法的詳細(xì)推導(dǎo)之后,本文給出Turbo碼的軟件仿真,采用Matlab語(yǔ)言編寫Turbo碼仿真系統(tǒng)程序,仿真系統(tǒng)比較了單滑動(dòng)窗口技術(shù)和雙滑動(dòng)窗口技術(shù)在不同的信噪比下的譯碼性能.在軟件仿真的基礎(chǔ)上,本文給出了Turbo碼編碼器和采用LOG-MAP譯碼算法譯碼器的FPGA硬件實(shí)現(xiàn)方法.
上傳時(shí)間： 2013-06-19
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隨著科學(xué)技術(shù)的不斷發(fā)展，嵌入式系統(tǒng)得到了廣泛的應(yīng)用。在當(dāng)今的工業(yè)控制領(lǐng)域，控制邏輯和功能變得越來(lái)越復(fù)雜，簡(jiǎn)單的嵌入式系統(tǒng)己經(jīng)不能滿足工業(yè)生產(chǎn)需求，而帶有高性能處理器以及完整操作系統(tǒng)的嵌入式系統(tǒng)的引入將逐漸成為工業(yè)控制自動(dòng)化發(fā)展的方向。 本文對(duì)用于工業(yè)供水設(shè)備測(cè)控的工業(yè)供水測(cè)控系統(tǒng)展開(kāi)研究。首先，在ARM嵌入式最小系統(tǒng)的基礎(chǔ)上建立通用的硬件平臺(tái)，對(duì)平臺(tái)的硬件結(jié)構(gòu)進(jìn)行設(shè)計(jì)，特別是對(duì)于關(guān)鍵的接口電路進(jìn)行了比較深入的研究，針對(duì)供水設(shè)備測(cè)控的不同要求，集成了多種接口電路。其次，在實(shí)現(xiàn)嵌入式實(shí)時(shí)多任務(wù)操作系統(tǒng)μC／OS-Ⅱ在ARM上可移植的基礎(chǔ)上，建立了測(cè)控系統(tǒng)的軟件平臺(tái)，對(duì)接口電路驅(qū)動(dòng)程序進(jìn)行模塊化設(shè)計(jì)。最后，在研制出的測(cè)控平臺(tái)上，加入了電力參數(shù)與傳感器數(shù)據(jù)監(jiān)測(cè)電路以及開(kāi)關(guān)量輸入/輸出電路，特別是對(duì)工頻交流信號(hào)有效值的測(cè)量進(jìn)行了較深入的硬件設(shè)計(jì)以及軟件算法研究，并對(duì)測(cè)控系統(tǒng)的無(wú)線通訊部分進(jìn)行了設(shè)計(jì)。 在上述工作的基礎(chǔ)上，開(kāi)發(fā)出嵌入式無(wú)線工業(yè)供水測(cè)控系統(tǒng)樣機(jī)。工業(yè)現(xiàn)場(chǎng)近半年來(lái)試運(yùn)行的結(jié)果表明：該基于ARM的嵌入式無(wú)線工業(yè)供水測(cè)控系統(tǒng)設(shè)計(jì)合理，性能穩(wěn)定可靠，達(dá)到了設(shè)計(jì)的要求。
標(biāo)簽： ARM 嵌入式無(wú)線 工業(yè) 測(cè)控系統(tǒng)
上傳時(shí)間： 2013-06-23
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AD程序?qū)崿F(xiàn)模擬量到數(shù)字量的轉(zhuǎn)換功能； CAN程序?qū)崿F(xiàn)CAN總線通訊功能； keyboard_check程序?qū)崿F(xiàn)鍵盤的掃描查詢方式輸入； keyboard_disturb程序?qū)崿F(xiàn)PORTB的"電平變化中斷"進(jìn)行鍵盤的輸入； led0-8程序?qū)崿F(xiàn)在8個(gè)LED上依次顯示1~8數(shù)字； PWM程序用于使CCP1模塊產(chǎn)生分辨率為10位的PWM波形，占空比為50%； RS-232程序通過(guò)RS-232接口來(lái)完成PC計(jì)算機(jī)與單片機(jī)之間的通信； simple_POARD程序?yàn)橥鈬δ苣K簡(jiǎn)單應(yīng)用實(shí)例，點(diǎn)亮與PORTD口相連的八個(gè)發(fā)光二極管； stopwatch程序?qū)崿F(xiàn)計(jì)時(shí)秒表功能，時(shí)鐘顯示范圍00.00～99.99秒，分辨度為0.01秒； switchinput程序用于開(kāi)關(guān)量的輸入（采用SPI總線），并顯示在與D口相連的LED上； wakeup程序?qū)崿F(xiàn)PIC18F458的休眠工作方式，并由實(shí)驗(yàn)板上的按鍵產(chǎn)生"電平變化中斷"將其從休眠狀態(tài)中激活； WDT程序?qū)崿F(xiàn)"看門狗"WDT的功能； Yejing程序?qū)崿F(xiàn)液晶顯示器的接口和顯示功能。
上傳時(shí)間： 2013-06-04
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本板的特色在于為之量身定制了一款多功能調(diào)試軟件，不僅含有串口調(diào)試功能、而且該軟件強(qiáng)大之處支持USB數(shù)據(jù)收發(fā)、網(wǎng)絡(luò)數(shù)據(jù)收發(fā)、51/AVR單片機(jī)波特率計(jì)算、數(shù)碼管字型碼生成、進(jìn)制轉(zhuǎn)換、點(diǎn)陣生成、校驗(yàn)值(奇偶校驗(yàn)/校驗(yàn)和/CRC冗余循環(huán)校驗(yàn))/BMP轉(zhuǎn)16進(jìn)制等功能，還帶有自動(dòng)升級(jí)功能，買家手上的調(diào)試助手永遠(yuǎn)是最新的，享受我們提供的軟件服務(wù)。
標(biāo)簽： 單片機(jī) 多功能 調(diào)試助手
上傳時(shí)間： 2013-07-08
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數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲(chǔ)和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無(wú)損壓縮兩大類。有損壓縮允許一定程度的信息丟失，在滿足實(shí)際應(yīng)用的條件下能夠取得較高的壓縮比；無(wú)損壓縮不允許信息丟失，但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域，對(duì)于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無(wú)損壓縮的方法。近無(wú)損壓縮是有損壓縮和無(wú)損壓縮的一個(gè)折衷，允許一定的失真，能夠獲得高保真還原圖像的同時(shí)，得到比無(wú)損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無(wú)損和近無(wú)損壓縮的國(guó)際標(biāo)準(zhǔn)，算法復(fù)雜度低，壓縮性能優(yōu)越，但是JPEG-LS對(duì)不同圖像壓縮時(shí)壓縮比不可控制。本文在研究JPEG-LS近無(wú)損圖像壓縮算法的基礎(chǔ)上，針對(duì)具體應(yīng)用背景，提出了一種基于塊的近無(wú)損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析，對(duì)不同特性的區(qū)域容忍不同的信息丟失程度，實(shí)現(xiàn)了對(duì)圖像壓縮的碼率控制。針對(duì)某工程應(yīng)用中的具體要求，我們以FPGA為平臺(tái)，采用Verilog HDL語(yǔ)言對(duì)改進(jìn)算法進(jìn)行了硬件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果證明，這種基于塊的具有碼率控制的近無(wú)損圖像壓縮算法，在實(shí)現(xiàn)較為精確的碼率控制的同時(shí)，能夠獲得較高的還原圖像質(zhì)量，而且硬件實(shí)現(xiàn)復(fù)雜度低，能夠滿足對(duì)圖像的實(shí)時(shí)壓縮要求。
上傳時(shí)間： 2013-06-18
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H.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國(guó)際視頻編碼標(biāo)準(zhǔn)。 本文以實(shí)現(xiàn)D1格式的H.264/AVC實(shí)時(shí)編碼器為目標(biāo)，作者負(fù)責(zé)系統(tǒng)架構(gòu)設(shè)計(jì)，軟硬件劃分以及部分模塊的硬件算法設(shè)計(jì)與實(shí)現(xiàn)。通過(guò)對(duì)H.264/AVC編碼器中主要模塊的算法復(fù)雜度的評(píng)估，算法特點(diǎn)的分析，同時(shí)考慮到編碼器系統(tǒng)的可伸縮性，可擴(kuò)展性，本文采用了DSP+FPGA的系統(tǒng)架構(gòu)。DSP充當(dāng)核心處理器，而FPGA作為協(xié)處理器，針對(duì)編碼器中最復(fù)雜耗時(shí)的模塊一運(yùn)動(dòng)估計(jì)模塊，設(shè)計(jì)相應(yīng)的硬件加速引擎，以提供編碼器所需要的實(shí)時(shí)性能。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案，其中一個(gè)主要的不同在于幀間預(yù)測(cè)采用了可變塊尺寸的運(yùn)動(dòng)估計(jì)，同時(shí)運(yùn)動(dòng)向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預(yù)測(cè)，可以改善運(yùn)動(dòng)補(bǔ)償精度，提高圖像質(zhì)量和編碼效率，但同時(shí)也大大增加了編碼器的復(fù)雜度，因此需要設(shè)計(jì)專門的硬件加速引擎。 本文給出了1/4像素精度的運(yùn)動(dòng)估計(jì)基于FPGA的硬件算法設(shè)計(jì)與實(shí)現(xiàn)，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設(shè)計(jì)中，將多處理器技術(shù)和流水線技術(shù)相結(jié)合，提供高性能的并行計(jì)算能力，同時(shí)，采用合理的存儲(chǔ)器組織結(jié)構(gòu)以提供高數(shù)據(jù)吞吐量，滿足運(yùn)算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環(huán)境下建立測(cè)試平臺(tái)，完成了對(duì)整個(gè)設(shè)計(jì)的RTL級(jí)的仿真驗(yàn)證，并針對(duì)Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進(jìn)行優(yōu)化，從而使工作頻率最終達(dá)到134MHz，分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實(shí)時(shí)性要求。
標(biāo)簽： DSPFPGA H264 264 AVC
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