復(fù)雜可編程邏輯器件的初步介紹，通過(guò)一系列的簡(jiǎn)單例子，幫助讀者熟悉開發(fā)環(huán)境和開發(fā)語(yǔ)言。
標(biāo)簽： 可編程邏輯器件
上傳時(shí)間： 2013-08-06
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PROTEUS元件庫(kù)的修改，請(qǐng)查收，非常不錯(cuò)！\r\n學(xué)習(xí)編輯器件
標(biāo)簽： PROTEUS 元件庫(kù) 修改
上傳時(shí)間： 2013-08-07
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用VHDL語(yǔ)言設(shè)計(jì)基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數(shù)字濾波器的設(shè)計(jì)
標(biāo)簽： VHDL FPGA FIR 語(yǔ)言
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基于CPLD／FPGA的可編程邏輯器件，借助單片機(jī)AT89C51；利用標(biāo)準(zhǔn)頻率50～100MHz的周期信號(hào)實(shí)現(xiàn)系統(tǒng)計(jì)數(shù)的等精度測(cè)量技術(shù)。同時(shí)采用閘門測(cè)量技術(shù)完成脈寬,占空比的測(cè)量。
標(biāo)簽： CPLD FPGA 可編程邏輯器件
上傳時(shí)間： 2013-08-09
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用 ＦＰＧＡ 可編程器件和 ＶＨＤＬ 硬件描述語(yǔ)言來(lái)實(shí)現(xiàn) Ｆｌａｓｈ 編程器
標(biāo)簽： Flash FPGA VHDL 可編程器件
上傳時(shí)間： 2013-08-10
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利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)
標(biāo)簽： CPLD VHDL 數(shù)字邏輯 器件
上傳時(shí)間： 2013-08-11
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設(shè)計(jì)了一種基于ＣＰＬＤ（復(fù)雜可編程邏輯器件）的低頻數(shù)字相位測(cè)量?jī)x
標(biāo)簽： 可編程邏輯器件 低頻 數(shù)字 相位測(cè)量?jī)x
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用FPGA器件實(shí)現(xiàn)UART核心功能的一種方法.doc
標(biāo)簽： FPGA UART 器件 核心
上傳時(shí)間： 2013-08-14
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]本文介紹了如何利用CPLD(復(fù)雜可編程邏輯器件)與單片機(jī)的結(jié)合實(shí)現(xiàn)并行I／\r\nO(輸入／輸出)接口的擴(kuò)展。該設(shè)計(jì)與用8255做并行I／O接口相比，與單片機(jī)軟件完全兼容，\r\n同時(shí)擁有速度快，功耗低，價(jià)格便宜，使用靈活等特點(diǎn)
標(biāo)簽： CPLD 如何利用 單片機(jī) 并行
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摘 要：介紹了直接數(shù)字頻率合成 (DDS) 技術(shù)的基本原理，給出了基于Altera公司FPGA器件的一個(gè)三相正弦信號(hào)發(fā)生器的設(shè)計(jì)方案，同時(shí)給出了其軟件程序和仿真結(jié)果。仿真結(jié)果表明：該方法生成的三相正弦信號(hào)具有對(duì)稱性好、波形失真小、頻率精度高等優(yōu)點(diǎn)，且輸出頻率可調(diào)。\r\n關(guān)鍵詞：直接數(shù)字頻率合成；現(xiàn)場(chǎng)可編程門陣列；FPGA；三相正弦信號(hào)
標(biāo)簽： DDS 數(shù)字頻率合成
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