<strike id="yukma"></strike>
8層板設計 飛思卡爾IMX6 4片DDR3 設計 ORCAD原理圖+ALTIUM PCB文件，可以做為你的設計參考。
上傳時間： 2022-05-06
上傳用戶：aben
IPC-A-600J CHINESE 印制板的可接受性中文版J版中文2
標簽： 印制板
上傳時間： 2022-07-18
上傳用戶：aben
信號與信息處理是信息科學中近幾年來發展最為迅速的學科之一,隨著片上系統(SOC,System On Chip)時代的到來,FPGA正處于革命性數字信號處理的前沿。基于FPGA的設計可以在系統可再編程及在系統調試,具有吞吐量高,能夠更好地防止授權復制、元器件和開發成本進一步降低、開發時間也大大縮短等優點。然而,FPGA器件是基于SRAM結構的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數據都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統設計中具有極其重要的價值,這也給用于可編程邏輯器件編程的配置接口電路和實驗開發設備提出了更高的要求。 本論文基于IEEE1149.1標準和USB2.0技術,完成了FPGA配置接口電路及實驗開發板的設計與實現。作者在充分理解IEEE1149.1標準和USB技術原理的基礎上,針對Altcra公司專用的USB數據配置電纜USB-Blaster,對其內部工作原理及工作時序進行測試與詳細分析,完成了基于USB配置接口的FPGA芯片開發實驗電路的完整軟硬件設計及功能時序仿真。作者最后進行了軟硬件調試,完成測試與驗證,實現了對Altera系列PLD的配置功能及實驗開發板的功能。 本文討論的USB下載接口電路被驗證能在Altera的QuartusII開發環境下直接使用,無須在主機端另行設計通信軟件,其兼容性較現有設計有所提高。由于PLD(Programmable Logic Device)廠商對其知識產權嚴格保密,使得基于USB接口的配置電路應用受到很大限制,同時也加大了自行對其進行開發設計的難度。 與傳統的基于PC并口的下載接口電路相比,本設計的基于USB下載接口電路及FPGA實驗開發板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調試NiosII嵌入式軟核處理器等明顯優勢。從成本來看,本設計的USB配置接口電路及FPGA實驗開發板與其同類產品相比有較強的競爭力。
上傳時間： 2013-04-24
上傳用戶：lingduhanya
根據雷達、圖像、通信等領域對信號高速處理的要求，研究人員正尋求新的高速的數字信號處理實現方法，以滿足這種高速地處理數據的需要。 本文對單片FPGA的雷達處理機實現進行了研究。文章根據線性調頻信號脈沖壓縮理論，選擇合適的加窗函數，對線性調頻信號進行脈沖壓縮，得出仿真結果；完成了雷達信號處理部分的PCB制版；確定了與其他PCB板之間的接口關系；編寫了FPGA程序，采用DA算法并根據FIR原理實現32階濾波器，進行了脈沖壓縮處理。
上傳時間： 2013-04-24
上傳用戶：suonidaoke
隨著信息社會的發展，人們要處理的各種信息總量變得越來越大，尤其在處理大數據量與實時處理數據方面，對處理設備的要求是非常高的。為滿足這些要求，實時快速的各種CPU、處理板應運而生。這類CPU與板卡處理數據速度快，效率高，并且不斷的完善與發展。此類板卡要求與外部設備通訊，同時也要進行內部的數據交換，于是板卡的接口設備調試與內部數據交換也成為必須要完成的工作。本文所作的工作正是基于一種高速通用信號處理板的外部接口和內部數據通道的設計。 本文首先介紹了通用信號處理板的應用開發背景，包括此類板卡使用的處理芯片、板上設備、發展概況以及和外部相連的各種總線概況，同時說明了本人所作的主要工作。 其次，介紹了PCI接口的有關規范，給出了通用信號處理板與CPCI的J1口的設計時序；介紹了DDR存儲器的概況、電平標準以及功能寄存器，并給出了與DDR．存儲器接口的設計時序；介紹了片上主要數據處理器件TS-202的有關概況，設計了板卡與DSP的接口時序。 再次，介紹了Altera公司FPGA的程序設計流程，并使用VHDL語言編程完成各個模塊之間的數據傳遞，并重點介紹了DDR控制核的編寫。 再次，介紹了WDM驅動程序的結構，程序設計方法等。 最后，通過從工控機向通用信號處理板寫連續遞增的數據驗證了整個系統已經正常工作。實現了信號處理板內部數據通道設計以及與外部接口的通訊；并且還提到了對此設計以后地完善與發展。 本文所作的工作如下： 1、設計完成了處理板各接口時序，使處理板可以從接口接受/發送數據。 2、完成了FPGA內部的數據通道的設計，使數據可以從CPCI準確的傳送到DSP進行處理，并編寫了DSP的測試程序。 3、完成了DDR SDRAM控制核的VHDL程序編寫。 4、完成了PCI驅動程序的編寫。
上傳時間： 2013-06-30
上傳用戶：唐僧他不信佛
信號與信息處理是信息科學中近幾年來發展最為迅速的學科之一,隨著片上系統(SOC,System On Chip)時代的到來,FPGA正處于革命性數字信號處理的前沿。基于FPGA的設計可以在系統可再編程及在系統調試,具有吞吐量高,能夠更好地防止授權復制、元器件和開發成本進一步降低、開發時間也大大縮短等優點。然而,FPGA器件是基于SRAM結構的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數據都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統設計中具有極其重要的價值,這也給用于可編程邏輯器件編程的配置接口電路和實驗開發設備提出了更高的要求。 本論文基于IEEE1149.1標準和USB2.0技術,完成了FPGA配置接口電路及實驗開發板的設計與實現。作者在充分理解IEEE1149.1標準和USB技術原理的基礎上,針對Altcra公司專用的USB數據配置電纜USB-Blaster,對其內部工作原理及工作時序進行測試與詳細分析,完成了基于USB配置接口的FPGA芯片開發實驗電路的完整軟硬件設計及功能時序仿真。作者最后進行了軟硬件調試,完成測試與驗證,實現了對Altera系列PLD的配置功能及實驗開發板的功能。 本文討論的USB下載接口電路被驗證能在Altera的QuartusII開發環境下直接使用,無須在主機端另行設計通信軟件,其兼容性較現有設計有所提高。由于PLD(Programmable Logic Device)廠商對其知識產權嚴格保密,使得基于USB接口的配置電路應用受到很大限制,同時也加大了自行對其進行開發設計的難度。 與傳統的基于PC并口的下載接口電路相比,本設計的基于USB下載接口電路及FPGA實驗開發板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調試NiosII嵌入式軟核處理器等明顯優勢。從成本來看,本設計的USB配置接口電路及FPGA實驗開發板與其同類產品相比有較強的競爭力。
上傳時間： 2013-06-07
上傳用戶：2525775
摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
上傳用戶：xg262122
半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。 半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。
上傳時間： 2014-01-20
上傳用戶：蒼山觀海
XL4016高效率，大電流，單片集成降壓型開關電源芯片，測試板加芯片資料
上傳時間： 2014-12-24
上傳用戶：Shaikh
本書分三部分介紹在美國廣泛應用的、高功能的M68HC11系列單片機(8位機 ，Motorola公司)。內容包括Ｍ６８HC１１的結構與其基本原理、開發工具EVB(性能評估板)以及開發和應用技術。本書在介紹單片機硬、軟件的基礎上，進一步介紹了在美國實驗室內，如何應用PC機及EVB來進行開發工作。通過本書的介紹，讀者可了解這種單片機的原理并學會開發和應用方法。本書可作為大專院校單片機及其實驗的教材(本科、短訓班)。亦可供開發、應用單片機的各專業(計算機、機電、化工、紡織、冶金、自控、航空、航海……)有關技術人員參考。 第一部分 M68HC11 結構與原理Motorola單片機 1 Motorla單片機 1.1 概述 1.1.1 Motorola 單片機發展概況(3) 1.1.2 Motorola 單片機結構特點(4) 1.2 M68HC11系列單片機(5) 1.2.1 M68HC11產品系列(５) 1.2.2 MC68HC11E9特性(６) 1.2.3 MC68HC11E9單片機引腳說明(８) 1.3 Motorola 32位單片機(１４) 1.3.1中央處理器(CPU32)(１５) 1.3.2 定時處理器(TPU)(１６) 1.3.3 串行隊列模塊(QSM)(１６) 1.3.4 系統集成模塊 (SIM)(１６) 1.3.5 RAM(１７) 2 系統配置與工作方式 2.1 系統配置(１９) 2.1.1 配置寄存器CONFIG(１９) 2.1.2 CONFIG寄存器的編程與擦除(２０) 2?2 工作方式選擇(２１) 2.3 M68HC11的工作方式(２３) 2.3.1 普通單片工作方式(２３) 2.3.2 普通擴展工作方式(２３) 2.3.3 特殊自舉方式(２７) 2.3.4 特殊測試方式(２８) 3 中央處理器(CPU)與片上存儲器 3.1 CPU寄存器(３１) 3?1?1 累加器A、B和雙累加器D(３２) 3.1.2 變址寄存器X、Y(３２) 3.1.3 棧指針SP(３２) 3.1.4 程序計數器PC(３３) 3.1.5 條件碼寄存器CCR(３３) 3.2 片上存儲器(３４) 3.2.1 存儲器分布(３４) 3.2.2 RAM和INIT寄存器(３５) 3.2.3 ROM(３７) 3.2.4 EEPROM(３７) 3.3 M68HC11 CPU的低功耗方式(３９) 3.3.1 WAIT方式(３９) 3.3.2 ＳＴＯP方式(４０) 4 復位和中斷 4.1 復位(４１) 4.1.1 M68HC11的系統初始化條件(４１) 4.1.2 復位形式(４３) 4.2 中斷(４８) 4.2.1 條件碼寄存器CCR中的中斷屏蔽位(４８) 4.2.2 中斷優先級與中斷矢量(４９) 4.2.3 非屏蔽中斷(５２) 4.2.4 實時中斷(５３) 4.2.5 中斷處理過程(５６) 5 M68HC11指令系統 5.1 M68HC11尋址方式(５９) 5.1.1 立即尋址(IMM)(５９) 5.1.2 擴展尋址(EXT)(６０) 5.1.3 直接尋址(DIR)(６０) 5.1.4 變址尋址(INDX、INDY)(６１) 5.1.5 固有尋址(INH)(６２) 5.1.6 相對尋址(REL)(６２) 5.1.7 前置字節(６３) 5.2 M68HC11指令系統(６３) 5.2.1 累加器和存儲器指令(６３) 5.2.2 棧和變址寄存器指令(６８) 5.2.3 條件碼寄存器指令(６９) 5.2.4 程序控制指令(７０) 6 輸入與輸出 6.1 概述(７３) 6.2 并行I／O口(７４) 6.2.1 并行I／O寄存器(７４) 6.2.2 應答I／O子系統(７６) 6?3 串行通信接口SCI(８２) 6.3.1 基本特性(８３) 6.3.2 數據格式(８３) 6.3.3 SCI硬件結構(８４) 6.3.4 SCI寄存器(８６) 6.4 串行外圍接口SPI(９２) 6.4.1 SPI特性(９２) 6.4.2 SPI引腳信號(９２) 6.4.3 SPI結構(９３) 6.4.4 SPI寄存器(９５) 6.4.5 SPI系統與外部設備進行串行數據傳輸(９９) 7 定時器系統與脈沖累加器 7.1 概述(１０５) 7.2 循環計數器(１０７) 7.2.1 時鐘分頻器(１０７) 7.2.2 計算機正常工作監視功能(１１０) 7.2.3 定時器標志的清除(１１０) 7.3 輸入捕捉功能(１１１) 7.3.1 概述(１１１) 7.3.2 定時器輸入捕捉鎖存器(TIC1、TIC2、TIC3) 7.3.3 輸入信號沿檢測邏輯(１１３) 7.3.4 輸入捕捉中斷(１１３) 7.4 輸出比較功能(１１４) 7.4.1 概述(１１４) 7.4.2 輸出比較功能使用的寄存器(１１６) 7.4.3 輸出比較示例(１１８) 7.5 脈沖累加器(１１９) 7.5.1 概述(１１９) 7.5.2 脈沖累加器控制和狀態寄存器(１２１) 8 A／Ｄ轉換系統 8.1 電荷重新分布技術與逐次逼近算法(１２５) 8.1.1 基本電路(１２５) 8.1.2 A／D轉換逐次逼近算法原理(１３０) 8.2 M68HC11中Ａ／Ｄ轉換的實現方法(１３１) 8.2.1 逐次逼近Ａ／Ｄ轉換器(１３１) 8.2.2 控制寄存器(１３２) 8.2.3 系統控制邏輯(１３５)? 9 單片機的內部操作 9.1 用立即> 圖書前言 美國Motorola公司從80年代中期開始推出的M68HC11系列單片機是當今功能最強、性能／價格比最好的八位單片微計算機之一。在美國，它已被廣泛地應用于教學和各種工業控制系統中。? 該單片機有豐富的I／O功能，完善的系統保護功能和軟件控制的節電工作方式 。它的指令系統與早期Motorola單片機MC6801等兼容，同時增加了91條新指令。其中包含16位乘法、除法運算指令等。 為便于用戶開發和應用M68HC11單片機，Motorola公司提供了多種開發工具。M68HC11 EVB (Evaluation Board)性能評估板就是一種M68HC11系列單片機的廉價開發工具。它既可用來 調試用戶程序，又可在仿真方式下運行。為方便用戶，M68HC11 EVB可與IBM?PC連接 ，借助于交叉匯編、通信程序等軟件，在IBM?PC上調試程序。? 本書分三部分(共15章)介紹了M68HC11的結構和基本原理、開發工具-EVB及開發應用實例等。第一部分（１～９章），介紹M68HC11的結構和基本原理。包括概述，系統配置與工作方式、CPU和存儲器、復位和中斷、指令系統、I／Ｏ、定時器系統和脈沖累加器、Ａ／Ｄ轉換系統、單片機的內部操作等。第二部分(１０～１１章)，介紹M68HC11 EVB的原理和技術特性以及EVB的應用。第三部分(１２～１５章)，介紹M68HC11的開發與應用技術。包括基本的編程練習、應用程序設計、接口實驗、接口設計及應用等。 讀者通過學習本書，不僅可了解M68HC11的硬件、軟件，而且可了解使用EVB開發和應用M68HC11單片機的方法。在本書的第三部分專門提供了一部分實驗和應用程序。? 本書系作者張寧作為高級訪問學者，應邀在美國馬薩諸塞州洛厄爾大學(University of Massachusetts Lowell)工作期間完成的。全書由張寧執筆。在編著過程中，美國洛厄爾大學的R·代克曼教授?(Professor Robert J. Dirkman)多次與張寧一起討論、研究，并提供部分資料及實驗數據。參加編寫和審校等工作的還有王云霞、孫曉芳、劉安魯、張籍、來安德、張楊等同志。? 為將M68HC11系列單片機盡快介紹給我國，美國Motorola公司的Terrence M.S.Heng先生曾大力支持本書的編著和出版。在此表示衷心感謝。
上傳時間： 2013-10-27
上傳用戶：rlgl123
