隨著 EDA 技術(shù)及微電子技術(shù)的飛速發(fā)展，現(xiàn)場可編程門陣列(Field Programmable Gate Array，簡稱 FPGA)的性能有了大幅度的提高，F(xiàn)PGA的設(shè)計水平也達到了一個新的高度。基于FPGA的嵌入式系統(tǒng)設(shè)計為現(xiàn)代電子產(chǎn)品設(shè)計帶來了更大的靈活性，以Nios Ⅱ軟核處理器為核心的SOPC(System on Programmable Chip)系統(tǒng)便是把嵌入式系統(tǒng)應(yīng)用在FPGA上的典型例子，本文設(shè)計的指紋識別模塊就是基于FPGA的Nios Ⅱ處理器為核心的SOPC設(shè)計。通過IP核技術(shù)和靈活的軟硬件編程，實現(xiàn)Nios Ⅱ?qū)PGA外圍器件的控制，并對指紋處理算法進行了改進，研究了指紋識別算法到Nios Ⅱ系統(tǒng)的移植。 本文首先闡述了指紋識別模塊的SOPC設(shè)計方案，然后是對模塊的詳細(xì)設(shè)計。在硬件方面，完成了指紋識別模塊的 FPGA 硬件設(shè)計，包括 FPGA 內(nèi)部的Nios Ⅱ系統(tǒng)硬件設(shè)計和 FPGA 外圍電路設(shè)計。前者利用 SOPC Builder將Nios Ⅱ處理器、指紋讀取接口 UART、鍵盤與LCD顯示接口、FLASH接口、SDRAM控制器構(gòu)建成NiosⅡ硬件系統(tǒng)，后者是電源和時鐘電路、SDRAM存儲器電路、FLASH存儲器電路、LCD顯示電路、指紋傳感器電路、FPGA 配置電路這些純實物硬件設(shè)計，給出了設(shè)計方法和電路連接圖。 在軟件方面，包括下面兩個內(nèi)容： 完成 FPGA 外圍器件程序設(shè)計，實現(xiàn)對外圍器件的操作。 深入的研究了指紋識別算法。對指紋圖像識別算法中的指紋圖像濾波和匹配算法進行了分析，提出了指紋圖像增強改進算法和匹配改進算法，通過試驗，改進后的指紋圖像濾波算法取得了較好的指紋圖像增強效果。改進后的匹配算法速度較快，誤識率較低。最后研究了指紋識別算法如何在FPGA中的Nios Ⅱ系統(tǒng)的實現(xiàn)。
上傳時間： 2013-06-12
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軟件無線電已成為無線通信非常關(guān)鍵的技術(shù)之一。其基本思想是將寬帶A/D、D/A盡可能靠近天線，在一個開放式、模塊化的通用硬件平臺上用盡可能多的軟件來實現(xiàn)無線電臺的各種功能。 本文所討論的多相濾波器組信道化接收機(PPCR)及信道非均勻劃分，即是應(yīng)用了軟件無線電理念的一種新技術(shù)。該技術(shù)針對傳統(tǒng)無線電接收機存在的結(jié)構(gòu)不靈活、系統(tǒng)升級困難、同時處理多信號能力弱及系統(tǒng)規(guī)模過大等問題，應(yīng)用現(xiàn)代多速率信號處理理論對之進行了改進。改進后的軟件無線電PPCR．具有全概率接收能力，能對信號進行下變頻并降低其采樣率處理，實現(xiàn)后資源耗費較低，而且依托現(xiàn)場可編程門陣列(FPGA)建立的平臺是開放式的，在需要時可在不改變硬件系統(tǒng)的情況下通過軟件更改系統(tǒng)的功能，極大地提高了系統(tǒng)的靈活性。諸多的優(yōu)點使其具有十分廣泛的應(yīng)用前景，也成為當(dāng)前研究熱點之一。 本文首先介紹了課題的應(yīng)用背景，并深入討論了軟件無線電的基本理論：信號采樣理論及多速率信號處理理論，介紹了應(yīng)用PPCR的采樣處理過程，給出了推導(dǎo)PPCR的數(shù)學(xué)模型，并在此基礎(chǔ)上分析闡述了信道非均勻劃分的原理。 在本文的系統(tǒng)仿真及實現(xiàn)部分，首先介紹了應(yīng)用現(xiàn)代DSP開發(fā)工具DSPBuilder進行開發(fā)的設(shè)計流程，然后對應(yīng)用DSP Builder來設(shè)計PPCR中的主要模塊一多相濾波器組及快速傅立葉變換模塊做了詳細(xì)闡述，最后對系統(tǒng)仿真及實現(xiàn)過程的實驗結(jié)果圖進行了分析。 本文主要是在實驗室階段對算法在硬件實現(xiàn)上進行研究。成果可以作為后續(xù)應(yīng)用研究的基礎(chǔ)，對各種應(yīng)用軟件無線電理念的通信系統(tǒng)都具有一定的參考價值。
上傳時間： 2013-06-17
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FPGA作為近年來集成電路發(fā)展中最快的分支之一，有關(guān)它的研究和應(yīng)用得到了迅速的發(fā)展。傳統(tǒng)的FPGA采用靜態(tài)配置的方法，所以在它的應(yīng)用生命周期中，它的功能就不能夠再改變，除非重新配置。動態(tài)重配置系統(tǒng)在系統(tǒng)工作的過程中改變FPGA的結(jié)構(gòu)，包括全局重配置和局部重配置。其中的局部動態(tài)重配置系統(tǒng)有著ASIC以及靜態(tài)配置FPGA無法比擬的優(yōu)勢。而隨著支持局部位流配置以及動態(tài)配置的商用FPGA的推出，使對局部動態(tài)重配置系統(tǒng)和應(yīng)用的研究有了最基本的硬件支撐條件。而Internet作為無比強大的網(wǎng)絡(luò)已經(jīng)滲入到各種應(yīng)用領(lǐng)域之中。 本文首先提出了一個完整的基于Internet的FPGA局部動態(tài)可重配置系統(tǒng)的方案。然后針對方案的各個組成部分，分別進行了描述。首先是介紹了FPGA的基本概況，包括它的發(fā)展歷史、結(jié)構(gòu)、應(yīng)用領(lǐng)域、發(fā)展趨勢等。然后介紹了對一個包含局部動態(tài)重配置模塊的FPGA系統(tǒng)的設(shè)計過程，包括重配置模塊的定義、設(shè)計的流程、局部位流的產(chǎn)生等。接下來對．FPGA的配置方法以及配置解決方案進行描述，包括幾種可選擇的配置模式，其中有一些適用于靜態(tài)配置，另外一些可以用于動態(tài)局部配置，．以及作為一個系統(tǒng)的配置解決方案。最后系統(tǒng)要求從Internet服務(wù)器上下載重配置模塊的位流并且完成對FPGA的配置，根據(jù)這個要求，我們設(shè)計了相應(yīng)的嵌入式解決方案，包括如何設(shè)計一個基于VxWorks的嵌入式應(yīng)用軟件實現(xiàn)FTP功能，并說明如何通過JTAGG或者ICAP接口由嵌入式CPU完成對FPGA的局部配置。
標(biāo)簽： FPGA 局部 動態(tài)可重配置
上傳時間： 2013-04-24
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傳統(tǒng)的數(shù)控系統(tǒng)采用的大多是專用的封閉式結(jié)構(gòu)，它能提供給用戶的選擇有限，用戶無法對現(xiàn)有數(shù)控設(shè)備的功能進行修改以滿足自己的特殊要求；各種廠商提供給用戶的操作方式各不相同，用戶在培訓(xùn)人員、設(shè)備維護等方面要投入大量的時間和資金。這些問題嚴(yán)重阻礙了CNC制造商、系統(tǒng)集成者和用戶采用快速而有創(chuàng)造性的方法解決當(dāng)今制造環(huán)境中數(shù)控加工和系統(tǒng)集成中的問題。隨著電子技術(shù)和計算機技術(shù)的高速發(fā)展，數(shù)控技術(shù)正朝向柔性化、智能化和網(wǎng)絡(luò)化的方向發(fā)展。針對數(shù)控系統(tǒng)已存在的問題和未來發(fā)展的趨勢，本文致力于建立一個適合現(xiàn)場加工特征的開放結(jié)構(gòu)數(shù)控平臺，使系統(tǒng)具備軟硬件可重構(gòu)的柔性特征，同時把監(jiān)控診斷和網(wǎng)絡(luò)模塊融入數(shù)控系統(tǒng)的框架體系之內(nèi)，滿足智能化和網(wǎng)絡(luò)化的要求。 本文在深入研究嵌入式系統(tǒng)技術(shù)的基礎(chǔ)上，引入可重構(gòu)的設(shè)計方法，選擇具體的硬件平臺和軟件平臺進行嵌入式可重構(gòu)數(shù)控系統(tǒng)平臺的研發(fā)。硬件結(jié)構(gòu)以MOTOROLA的高性能32位嵌入式處理器MC68F375和ALTERA的現(xiàn)場可編程門陣列(FPGA)芯片為核心，配以系統(tǒng)所需的外圍模塊；軟件系統(tǒng)以性能卓越的VxWorks嵌入式實時操作系統(tǒng)為核心，開發(fā)所需要的應(yīng)用軟件，將VxWorks嵌入式實時操作系統(tǒng)擴展為一個完整、實用的嵌入式數(shù)控系統(tǒng)。該系統(tǒng)不僅具有可靠性高、穩(wěn)定性好、功能強的優(yōu)點，而且具有良好的可移植性和軟硬件可裁減性，便于根據(jù)實際需求進行功能的擴展和重構(gòu)。 本論文的主要研究工作如下： (1)深入研究了以高性能微處理器MC68F375為核心的主控制板的硬件電路設(shè)計，以及存儲、采集、通訊和網(wǎng)絡(luò)等模塊的設(shè)計。 (2)深入研究了基于FPGA的串行配置方法和可重構(gòu)設(shè)計方法，設(shè)計出基于FPGA的電機運動控制、機床IO控制、鍵盤陣列和液晶顯示控制等接口模塊電路。 (3)深入研究了VxWorks嵌入式實時操作系統(tǒng)在硬件平臺上的移植和任務(wù)調(diào)度原理，合理分配控制系統(tǒng)的管理任務(wù)，開發(fā)系統(tǒng)的底層驅(qū)動程序和應(yīng)用程序。 最后，本文總結(jié)了系統(tǒng)的開發(fā)工作，并對嵌入式可重構(gòu)數(shù)控系統(tǒng)的進一步研究提出了自己的一些想法，以指引后續(xù)研究工作。
標(biāo)簽： 嵌入式 可重構(gòu) 數(shù)控系統(tǒng)
上傳時間： 2013-04-24
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確保產(chǎn)品之制造性, R&D在設(shè)計階段必須遵循Layout相關(guān)規(guī)范, 以利制造單位能順利生產(chǎn), 確保產(chǎn)品良率, 降低因設(shè)計而重工之浪費. “PCB Layout Rule” Rev1.60 (發(fā)文字號： MT-8-2-0029)發(fā)文后, 尚有訂定不足之處, 經(jīng)補充修正成“PCB Layout Rule” Rev1.70. PCB Layout Rule Rev1.70, 規(guī)范內(nèi)容如附件所示, 其中分為: (1) ”PCB LAYOUT 基本規(guī)范”:為R&D Layout時必須遵守的事項, 否則SMT,DIP,裁板時無法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)范”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)范”:為制造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)范”: Connector零件在未來應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時是偏移及置件不良的主因,故制造希望R&D及采購在購買異形零件時能顧慮制造的需求, 提高自動置件的比例. (5) “零件包裝建議規(guī)范”:,零件taping包裝時, taping的公差尺寸規(guī)范,以降低拋料率.
標(biāo)簽： PCB 華碩 設(shè)計規(guī)范
上傳時間： 2013-04-24
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隨著集成電路的設(shè)計規(guī)模越來越大，F(xiàn)PGA為了滿足這種設(shè)計需求，其規(guī)模也越做越大，傳統(tǒng)平面結(jié)構(gòu)的FPGA無法滿足實際設(shè)計需求。首先是硬件設(shè)計上的很難控制，其次就是計算機軟件面臨很大挑戰(zhàn)，所有復(fù)雜問題全部集中到布局布線(P&R)這一步，而實際軟件處理過程中，P&R所占的時間比例是相當(dāng)大的。為了緩解這種軟件和硬件的設(shè)計壓力，多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個邏輯單元(相對于傳統(tǒng)的單一邏輯單元)，并且內(nèi)部的邏輯單元之間共享連線資源，這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時，F(xiàn)PGA的EDA設(shè)計流程也多了一步，那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟，該步驟既可以認(rèn)為是工藝映射的后處理，也可認(rèn)為是布局和布線模塊的預(yù)處理，這一步不僅需要考慮打包，還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁，該步驟對FPGA的性能影響是相當(dāng)大的。 本文通過研究和分析影響芯片步通率的各種因素，提出新的FPGA裝箱算法，可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù)，從而達到減少布線所需的通道數(shù)。該算法和以前的算法相比較，無論從面積，還是通道數(shù)方面都有一定的改進。算法的時間復(fù)雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內(nèi)部連線資源做了分析，如何設(shè)計可配置邏輯單元內(nèi)部的連線資源來達到即減少面積又保證芯片的步通率，同時還可以提高運行速度。 另外，本文還提出將電路分解成為多塊，分別下載到各個芯片的解決方案。以解決FPGA由于容量限制，而無法實現(xiàn)某些特定電路原型驗證。該算法綜合考慮影響多塊芯片性能的各個因數(shù)，采用較好的目標(biāo)函數(shù)來達到較優(yōu)結(jié)果。
上傳時間： 2013-04-24
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在數(shù)字電視系統(tǒng)中，MPEG-2編碼復(fù)用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務(wù)都是通過復(fù)用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復(fù)用器的核心算法技術(shù)，能夠采用MPEG-2可變碼率統(tǒng)計復(fù)用方法提高帶寬利用率，保證高質(zhì)量圖像傳輸。由于目前正處廣播電視全面向數(shù)字化過渡期間，市場潛力巨大，因此對復(fù)用器的研究開發(fā)非常重要。本文針對復(fù)用器及其接口技術(shù)進行研究并設(shè)計出成形產(chǎn)品。 文中首先對MPEG-2標(biāo)準(zhǔn)及NIOS Ⅱ軟核進行分析。重點研究了復(fù)用器中的部分關(guān)鍵技術(shù)：PSI信息提取及重構(gòu)算法、PID映射方法、PCR校正及CRC校驗算法，給出了實現(xiàn)方法，并通過了硬件驗證。然后對復(fù)用器中主要用到的AsI接口和DS3接口進行了分析與研究，給出了設(shè)計方法，并通過了硬件驗證。 本文的主要工作如下： ●首先對復(fù)用器整體功能進行詳細(xì)分析，并劃分軟硬件各自需要完成的功能。給出復(fù)用器的整體方案以及ASI接口和DS3接口設(shè)計方案。 ●在FPGA上采用c語言實現(xiàn)了PSI信息提取與重構(gòu)算法。 ●給出了實現(xiàn)快速的PID映射方法，并根據(jù)FPGA特點給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩(wěn)定性。 ●采用Verilog設(shè)計了SI信息提取與重構(gòu)的硬件平臺，并用c語言實現(xiàn)了SDT表的提取與重構(gòu)算法，在FPGA中成功實現(xiàn)了動態(tài)分配內(nèi)存空間。 ●在FPGA上實現(xiàn)了．ASI接口，主要分析了位同步的實現(xiàn)過程，實現(xiàn)了一種新的快速實現(xiàn)字節(jié)同步的設(shè)計。 ●在FPGA上實現(xiàn)了DS3接口，提出并實現(xiàn)了一種兼容式DS3接口設(shè)計。并對幀同步設(shè)計進行改進。 ●完成部分PCB版圖設(shè)計，并進行調(diào)試監(jiān)測。 本復(fù)用器設(shè)計最大特點是將軟件設(shè)計和硬件設(shè)計進行合理劃分，硬件平臺及接口采用Verilog語言實現(xiàn)，PSI信息算法主要采用c語言實現(xiàn)。這種軟硬件的劃分使系統(tǒng)設(shè)計更加靈活，且軟件設(shè)計與硬件設(shè)計可同時進行，極大的提高了工作效率。 整個項目設(shè)計采用verilog和c兩種語言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設(shè)計平臺下設(shè)計實現(xiàn)。根據(jù)此方案已經(jīng)開發(fā)出兩臺帶有ASI和DS3接口的數(shù)字電視TS流復(fù)用器，經(jīng)測試達到了預(yù)期的性能和技術(shù)指標(biāo)。
上傳時間： 2013-06-10
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隨著科學(xué)技術(shù)水平的不斷提高，在科研和生產(chǎn)過程中為了更加真實的反映被測對象的性質(zhì)，對測試系統(tǒng)的性能要求越來越高。傳統(tǒng)的測試裝置，由于傳輸速度低或安裝不便等問題已不能滿足科研和生產(chǎn)的實際需要。USB技術(shù)的出現(xiàn)很好的解決了上述問題。USB總線具有支持即插即用、易于擴展、傳輸速率高(USB2.0協(xié)議下為480Mbps)等優(yōu)點，已逐漸得到廣泛的應(yīng)用。 本課題研究并設(shè)計了一套基于USB2.0的數(shù)據(jù)采集系統(tǒng)。論文首先詳細(xì)介紹了USB總線協(xié)議，然后從系統(tǒng)的總體結(jié)構(gòu)、硬件電路、軟件程序以及系統(tǒng)性能檢測等幾個方面，詳細(xì)闡述了系統(tǒng)的設(shè)計思想和實現(xiàn)方案。系統(tǒng)采用雙12位A/D轉(zhuǎn)換器，提供兩條模擬信號通道，可以同時采集雙路信號，最高的采樣率為200KHz。USB接口芯片采用Cypress公司的CY7C68013。論文詳細(xì)介紹了其在SlaveFIFO接口模式下的電路設(shè)計和程序設(shè)計。系統(tǒng)應(yīng)用FPGA芯片作系統(tǒng)的核心控制，控制系統(tǒng)的數(shù)據(jù)采集和與USB接口芯片的數(shù)據(jù)交換，并產(chǎn)生其中的邏輯控制信號和時序信號。同時應(yīng)用FPGA芯片作系統(tǒng)的核心控制可提高了系統(tǒng)穩(wěn)定性、減小設(shè)備的體積。系統(tǒng)的軟件設(shè)計，主要包括FPGA芯片中的邏輯、時序控制程序、8051固件程序、客戶應(yīng)用程序及其驅(qū)動程序。客戶端選擇了微軟的Visual Studio6.0 C++作開發(fā)平臺，雖然增加了復(fù)雜程度，但是軟件執(zhí)行效率及重用性均得到提高。 最后，應(yīng)用基于USB2.0的數(shù)據(jù)采集系統(tǒng)測試標(biāo)準(zhǔn)信號及電木的導(dǎo)熱系數(shù)，以驗證測試系統(tǒng)的可靠信與準(zhǔn)確性。
標(biāo)簽： FPGA USB 接口 數(shù)據(jù)采集
上傳時間： 2013-04-24
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碼元定時恢復(fù)(位同步)技術(shù)是數(shù)字通信中的關(guān)鍵技術(shù)。位同步信號本身的抖動、錯位會直接降低通信設(shè)備的抗干擾性能，使誤碼率上升，甚至?xí)箓鬏斣獾酵耆茐摹Ｓ绕鋵τ谕话l(fā)傳輸系統(tǒng)，快速、精確的定時同步算法是近年來研究的一個焦點。本文就是以Inmarsat GES/AES數(shù)據(jù)接收系統(tǒng)為背景，研究了突發(fā)通信傳輸模式下的全數(shù)字接收機中位同步方法，并予以實現(xiàn)。 本文系統(tǒng)地論述了位同步原理，在此基礎(chǔ)上著重研究了位同步的系統(tǒng)結(jié)構(gòu)、碼元定時恢復(fù)算法以及衡量系統(tǒng)性能的各項指標(biāo)，為后續(xù)工作奠定了基礎(chǔ)。 首先根據(jù)衛(wèi)星系統(tǒng)突發(fā)信道傳輸?shù)奶攸c分析了傳統(tǒng)位同步方法在突發(fā)系統(tǒng)中的不足，接下來對Inmarsat系統(tǒng)的短突發(fā)R信道和長突發(fā)T信道的調(diào)制方式和幀結(jié)構(gòu)做了細(xì)致的分析，并在Agilent ADS中進行了仿真。 在此基礎(chǔ)上提出了一種充分利用報頭前導(dǎo)比特信息的，由滑動平均、閾值判斷和累加求極值組成的快速報頭時鐘捕獲方法，此方法可快速精準(zhǔn)地完成短突發(fā)形式下的位同步，并在FPGA上予以實現(xiàn)，效果良好。 在長突發(fā)形式下的報頭時鐘捕獲后還需要對后續(xù)數(shù)據(jù)進行位同步跟蹤，在跟蹤過程中本論文首先用DSP Builder實現(xiàn)了插值環(huán)路的位同步算法，進行了Matlab仿真和FPGA實現(xiàn)。并在插值環(huán)路的基礎(chǔ)上做出改進，提出了一種新的高效的基于移位算法的位同步方案并予以FPGA實現(xiàn)。最后將移位算法與插值算法進行了性能比較，證明該算法更適合于本項目中Inmarsat的長突發(fā)信道位同步跟蹤。 論文對兩個突發(fā)信道的位同步系統(tǒng)進行了理論研究、算法設(shè)計以及硬件實現(xiàn)的全過程，滿足系統(tǒng)要求。
上傳時間： 2013-04-24
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在數(shù)字通信中，采用差錯控制技術(shù)(糾錯碼)是提高信號傳輸可靠性的有效手段，并發(fā)揮著越來越重要的作用。糾錯碼主要有分組碼和卷積碼兩種。在碼率和編碼器復(fù)雜程度相同的情況下，卷積碼的性能優(yōu)于分組碼。 卷積碼的譯碼方法主要有代數(shù)譯碼和概率譯碼。代數(shù)譯碼是基于碼的代數(shù)結(jié)構(gòu)；而概率譯碼不僅基于碼的代數(shù)結(jié)構(gòu)，還利用了信道的統(tǒng)計特性，能充分發(fā)揮卷積碼的特點，使譯碼錯誤概率達到很小。 卷積碼譯碼器的設(shè)計是由高性能的復(fù)雜譯碼器開始的，對于概率譯碼最初的序列譯碼，隨著譯碼約束長度的增加，其譯碼錯誤概率可達到非常小。后來慢慢地向低性能的簡單譯碼器演化，對不太長的約束長度，維特比(Viterbi)算法是非常實用的。維特比算法是一種最大似然的譯碼方法。當(dāng)編碼約束度不太大(小于等于10)或者誤碼率要求不太高(約10-5)時，Viterbi譯碼算法效率很高，速度很快，譯碼器也較簡單。 目前，卷積碼在數(shù)傳系統(tǒng)，尤其是在衛(wèi)星通信、移動通信等領(lǐng)域已被廣泛應(yīng)用。 本論文對卷積碼編碼和Viterbi譯碼的設(shè)計原理及其FPGA實現(xiàn)方案進行了研究。同時，將交織和解交織技術(shù)應(yīng)用于編碼和解碼的過程中。 首先，簡要介紹了卷積碼的基礎(chǔ)知識和維特比譯碼算法的基本原理，并對硬判決譯碼和軟判決譯碼方法進行了比較。其次，討論了交織和解交織技術(shù)及其在糾錯碼中的應(yīng)用。然后，介紹了FPGA硬件資源和軟件開發(fā)環(huán)境Quartus Ⅱ，包括數(shù)字系統(tǒng)的設(shè)計方法和設(shè)計規(guī)則。再有，對基于FPGA的維特比譯碼器各個模塊和相應(yīng)算法實現(xiàn)、優(yōu)化進行了研究。最后，在Quartus Ⅱ平臺上對硬判決譯碼和軟判決譯碼以及有無交織等不同情況進行了仿真，并根據(jù)仿真結(jié)果分析了維特比譯碼器的性能。 分析結(jié)果表明，系統(tǒng)的誤碼率達到了設(shè)計要求，從而驗證了譯碼器設(shè)計的可靠性，所設(shè)計基于FPGA的并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膱龊稀?/p>
上傳時間： 2013-04-24
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