卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設(shè)計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實意義。 本文設(shè)計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎(chǔ)上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設(shè)計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進(jìn)行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺上進(jìn)一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設(shè)計的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。
上傳時間： 2013-06-24
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軟件無線電思想的出現(xiàn)帶來了接收機(jī)實現(xiàn)方式的革新。隨著近年來軟件無線電理論和應(yīng)用趨于成熟與完善，軟件無線電技術(shù)已經(jīng)被越來越廣泛地應(yīng)用于無線通信系統(tǒng)和電子測量測試儀器中。數(shù)字下變頻技術(shù)作為軟件無線電的核心技術(shù)之一，在頻譜分析儀中也得到了越來越普遍的應(yīng)用。 本人參與的手持式頻譜分析儀項目采用的是中頻數(shù)字化實現(xiàn)方式，可滿足輕巧，可重配置和低功耗的需求。數(shù)字化中頻的關(guān)鍵部件數(shù)字下變頻器DDC采用的是Intersil公司的ISL5216，這個器件和高性能FPGA共同組成手持頻譜儀的數(shù)字信號處理前端。這個數(shù)字前端就手持頻譜分析儀來說存在一定的局限性，ISL5216的信號處理帶寬單通道為1 MHz，4個通道級聯(lián)為3MHz，未能滿足譜儀分析帶寬日益增加的需求；系統(tǒng)集成度不高，ISL5216的功能要是集成到FPGA，可進(jìn)一步提高系統(tǒng)集成度，降低物料成本和系統(tǒng)功耗。基于以上兩個方面的考慮，現(xiàn)正以手持頻譜分析儀項目為依托，基于Xilinx Spartan3A-DSP系列FPGA實現(xiàn)高速高處理帶寬的DDC。 本論文首先描述了數(shù)字下變頻基本理論和結(jié)構(gòu)，對完成各級數(shù)字信號處理所涉及的數(shù)字正交變換、CORDIC算法、CIC、HB、多相濾波等關(guān)鍵算法做了適當(dāng)介紹；然后介紹了當(dāng)前主流FPGA的數(shù)字信號處理特性和其內(nèi)部的DSP資源。接著詳細(xì)描述了數(shù)控振蕩器NCO、復(fù)數(shù)數(shù)字混頻器MIXER、5級CIC濾波器、5級HB濾波器和255階可編程FIR的設(shè)計和實現(xiàn)，并對各個模塊的不同實現(xiàn)方式作了對比和仿真測試數(shù)據(jù)作了分析。最后介紹了所設(shè)計DDC在手持頻譜分析儀中的主要應(yīng)用。
上傳時間： 2013-04-24
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隨著Internet的不斷發(fā)展，人們希望日常生活中所用到的嵌入式設(shè)備都能夠很方便地實現(xiàn)Intemet接入，這對嵌入式系統(tǒng)設(shè)計提出了新的挑戰(zhàn)，要求低成本、多功能、高性能。這些是目前嵌入式系統(tǒng)設(shè)計的熱點。 可編程邏輯器件FPGA在過去的幾十年中取得了飛速發(fā)展，從最初的幾千門到現(xiàn)在的幾百萬門，可靠性與集成度不斷提高，而功耗和成本卻在不斷降低，具有很高的性價比。再加上開發(fā)周期短、對開發(fā)人員的要求相對較低的優(yōu)點，因此被大量應(yīng)用于嵌入式系統(tǒng)設(shè)計中。 本文是基于FPGA高性價比、可靈活配置的特點，也是當(dāng)前流行的“微控制器+FPGA”的嵌入式系統(tǒng)設(shè)計方式，所以我們提出了基于FPGA的實現(xiàn)方案。本文通過在FPGA中硬件實現(xiàn)嵌入式TCP/IP協(xié)議(包括UDP、IP、ARP、TCP等網(wǎng)絡(luò)協(xié)議)以及以太網(wǎng)MAC協(xié)議，并提供標(biāo)準(zhǔn)MII接口，通過外接PHY實現(xiàn)網(wǎng)絡(luò)連接。最終成功地通過了驗證。 基于FPGA的實現(xiàn)可以有效地降低成本，同時可以在其中集成其他功能模塊，提高整個系統(tǒng)的集成度，減小PCB版圖面積和布線復(fù)雜度，有利于提高系統(tǒng)可靠性。因此，本研究課題對嵌入式系統(tǒng)設(shè)計有很大的實用價值。
上傳時間： 2013-04-24
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進(jìn)入二十一世紀(jì)以來，隨著我國經(jīng)濟(jì)、社會、文化各方面快速發(fā)展，人民生活節(jié)奏日益加快，遠(yuǎn)程互動交流要求不斷提高。網(wǎng)絡(luò)化生活方式真正進(jìn)入到平常百姓家。為適應(yīng)社會的持續(xù)高速發(fā)展，必須廣泛開發(fā)應(yīng)用網(wǎng)絡(luò)化、信息化的工作生活產(chǎn)品，滿足社會市場需求。本課題就是面向當(dāng)前網(wǎng)絡(luò)迅速普及形勢下的家庭遠(yuǎn)程監(jiān)控市場，采用高集成度、微功耗、低成本的設(shè)計思路，構(gòu)建實時性、網(wǎng)絡(luò)化、數(shù)字化嵌入式家用遠(yuǎn)程監(jiān)控系統(tǒng)，以適應(yīng)普通家庭遠(yuǎn)程安全維護(hù)需求，提高中低收入群體的生活質(zhì)量和生活安全性。 嵌入式網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)是建立在ARM9和WindowsCE平臺上的一套完整視頻處理傳輸系統(tǒng)。它主要由S3C2410嵌入式硬件平臺、WindowsCE5．0嵌入式操作系統(tǒng)、攝像頭驅(qū)動采集模塊、網(wǎng)絡(luò)收發(fā)模塊和編解碼模塊五大部分組成。本文首先對嵌入式網(wǎng)絡(luò)監(jiān)控系統(tǒng)進(jìn)行了總體設(shè)計，根據(jù)成本和市場需求，完成功能元件和軟件平臺選型。在硬件選擇上使用了市場上得到廣泛認(rèn)可的S3C2410、CS8900A網(wǎng)絡(luò)控制器、SDRAM、NANDFASH存儲器、攝像頭芯片，即滿足功能需求又控制成本，同時保證相互兼容和工作穩(wěn)定性；軟件平臺選擇兼顧市場認(rèn)同度和軟件兼容性，同時考慮到開發(fā)的復(fù)雜程度，選擇了同屬微軟旗下、類似WindowsXP的WindowsCE軟件環(huán)境。這樣主要軟件開發(fā)工作便可以使用WindowsXP下的開發(fā)工具完成。這一選擇符合市場主流用戶對微軟的認(rèn)同，也節(jié)約了學(xué)習(xí)和建立Linux交叉編譯環(huán)境的精力和時間。 硬件平臺搭建后使用ADS1．2進(jìn)行調(diào)試，操作系統(tǒng)使用PlatformBuilder進(jìn)行定制，驅(qū)動、采集、編碼及發(fā)送模塊在EVC4．0下開發(fā)，接收、解碼和顯示模塊用VC++6．0開發(fā)。為保證軟硬件兼容性，軟件調(diào)試很少使用Emulator虛擬機(jī)，而使用JTAG、串口、USB口、交叉線建立硬件連接后進(jìn)行實機(jī)調(diào)試。針對本課題主要軟件模塊WindowsXP下開發(fā)、WindowsCE下調(diào)試的情況，由于兩操作系統(tǒng)不能直接兼容，需建立平臺間同步和交互。實驗中使用了MSASYNC．exe等外圍軟件以及VGA控制器、USB擴(kuò)展等外圍硬件模塊以實現(xiàn)快速實驗，由此也造成實驗設(shè)備和過程比最終產(chǎn)品復(fù)雜很多的情況。最終產(chǎn)品將把軟硬件環(huán)境剪裁到滿足功能的最小規(guī)模，僅預(yù)留排線接口用于升級，以實現(xiàn)低成本、微功耗、高集成度的設(shè)計要求。 系統(tǒng)的軟硬件測試表明：該系統(tǒng)安裝使用方便，運行穩(wěn)定可靠，普通網(wǎng)絡(luò)情況下可提供家用實時性，達(dá)到了預(yù)期設(shè)計目的和要求。為下一步的改進(jìn)和完善建立起基礎(chǔ)平臺，并提供了主要功能。
標(biāo)簽： ARM 網(wǎng)絡(luò)視頻監(jiān)控 系統(tǒng)研究
上傳時間： 2013-07-08
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本論文來自于863項目基于光互連自組織內(nèi)存服務(wù)體系(簡稱MemoryBox)。本文主要研究Memory Box系統(tǒng)中基于可重配置計算架構(gòu)，軟硬件攜同設(shè)計方法，在XILINX VIRTEX 2 Pro FPGA上設(shè)計實現(xiàn)嵌入式系統(tǒng)。由于嵌入式系統(tǒng)是Memory Box工作的平臺，所以硬件應(yīng)具有良好的擴(kuò)展性、靈活性，軟件應(yīng)具有優(yōu)良的穩(wěn)定性。在硬件平臺選型時，我們選擇的是基于高性能Xilinx VIRTEX2 Pro的自制開發(fā)板。嵌入式系統(tǒng)軟硬件開發(fā)平臺選用的是Xilinx EDK、ISE。內(nèi)核移植所用的交叉開發(fā)工具鏈為powerpc-405-linux-gnu。該交叉開發(fā)工具鏈工作在Red Hat Enterprise LINUX．AS 4平臺下。 本論文主要包括三部分工作：首先是硬件設(shè)計，其核心是EDK和ISE設(shè)計的SOPC工程；然后是嵌入式LINUX內(nèi)核移植與調(diào)試；最后完成存儲管理軟件的設(shè)計。完全用硬件實現(xiàn)系統(tǒng)要求的各種存儲管理功能極其困難。而通過移植內(nèi)核，存儲管理軟件以運行在Linux內(nèi)核上的應(yīng)用軟件的形式實現(xiàn)了其功能。存儲管理軟件要解決共享沖突，負(fù)載均衡，遠(yuǎn)程內(nèi)存與本地內(nèi)存的地址一致性以及對海量內(nèi)存陣列的重新編址等問題，設(shè)計出較完善的Memory Box的存儲管理模型。
標(biāo)簽： FPGA 嵌入式系統(tǒng)
上傳時間： 2013-06-11
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隨著Internet的不斷發(fā)展，人們希望日常生活中所用到的嵌入式設(shè)備都能夠很方便地實現(xiàn)Intemet接入，這對嵌入式系統(tǒng)設(shè)計提出了新的挑戰(zhàn)，要求低成本、多功能、高性能。這些是目前嵌入式系統(tǒng)設(shè)計的熱點。 可編程邏輯器件FPGA在過去的幾十年中取得了飛速發(fā)展，從最初的幾千門到現(xiàn)在的幾百萬門，可靠性與集成度不斷提高，而功耗和成本卻在不斷降低，具有很高的性價比。再加上開發(fā)周期短、對開發(fā)人員的要求相對較低的優(yōu)點，因此被大量應(yīng)用于嵌入式系統(tǒng)設(shè)計中。 本文是基于FPGA高性價比、可靈活配置的特點，也是當(dāng)前流行的“微控制器+FPGA”的嵌入式系統(tǒng)設(shè)計方式，所以我們提出了基于FPGA的實現(xiàn)方案。本文通過在FPGA中硬件實現(xiàn)嵌入式TCP/IP協(xié)議(包括UDP、IP、ARP、TCP等網(wǎng)絡(luò)協(xié)議)以及以太網(wǎng)MAC協(xié)議，并提供標(biāo)準(zhǔn)MII接口，通過外接PHY實現(xiàn)網(wǎng)絡(luò)連接。最終成功地通過了驗證。 基于FPGA的實現(xiàn)可以有效地降低成本，同時可以在其中集成其他功能模塊，提高整個系統(tǒng)的集成度，減小PCB版圖面積和布線復(fù)雜度，有利于提高系統(tǒng)可靠性。因此，本研究課題對嵌入式系統(tǒng)設(shè)計有很大的實用價值。
標(biāo)簽： TCPIP FPGA 嵌入式 協(xié)議
上傳時間： 2013-07-08
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/*--------- 8051內(nèi)核特殊功能寄存器 -------------*/ sfr ACC = 0xE0; //累加器 sfr B = 0xF0; //B 寄存器 sfr PSW = 0xD0; //程序狀態(tài)字寄存器 sbit CY = PSW^7; //進(jìn)位標(biāo)志位 sbit AC = PSW^6; //輔助進(jìn)位標(biāo)志位 sbit F0 = PSW^5; //用戶標(biāo)志位0 sbit RS1 = PSW^4; //工作寄存器組選擇控制位 sbit RS0 = PSW^3; //工作寄存器組選擇控制位 sbit OV = PSW^2; //溢出標(biāo)志位 sbit F1 = PSW^1; //用戶標(biāo)志位1 sbit P = PSW^0; //奇偶標(biāo)志位 sfr SP = 0x81; //堆棧指針寄存器 sfr DPL = 0x82; //數(shù)據(jù)指針0低字節(jié) sfr DPH = 0x83; //數(shù)據(jù)指針0高字節(jié) /*------------ 系統(tǒng)管理特殊功能寄存器 -------------*/ sfr PCON = 0x87; //電源控制寄存器 sfr AUXR = 0x8E; //輔助寄存器 sfr AUXR1 = 0xA2; //輔助寄存器1 sfr WAKE_CLKO = 0x8F; //時鐘輸出和喚醒控制寄存器 sfr CLK_DIV = 0x97; //時鐘分頻控制寄存器 sfr BUS_SPEED = 0xA1; //總線速度控制寄存器 /*----------- 中斷控制特殊功能寄存器 --------------*/ sfr IE = 0xA8; //中斷允許寄存器 sbit EA = IE^7; //總中斷允許位 sbit ELVD = IE^6; //低電壓檢測中斷控制位 8051
上傳時間： 2013-10-30
上傳用戶：yxgi5
#include<iom16v.h> #include<macros.h> #define uint unsigned int #define uchar unsigned char uint a,b,c,d=0; void delay(c) { for for(a=0;a<c;a++) for(b=0;b<12;b++); }; uchar tab[]={ 0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x90,
標(biāo)簽： AVR 單片機(jī) 數(shù)碼管
上傳時間： 2013-10-21
上傳用戶：13788529953
概述CM5001是一個8位OTP單片機(jī)。該芯片采用RISC結(jié)構(gòu)，可以替代PIC16C54/56及CF745。該芯片具備管腳喚醒、可動態(tài)配置管腳拉電阻、低電壓復(fù)位等硬件電路，較PIC16C54/56功能有所增強(qiáng)，大大提高了芯片使用的靈活性。另外，該芯片強(qiáng)化了可靠性設(shè)計，ESD性能可以達(dá)到3000V以上。
上傳時間： 2013-10-22
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在C8051F系列單片機(jī)中集成有多通道8位、10位、12位或16位的SAR型ADC，能夠滿足大多數(shù)數(shù)據(jù)采集的應(yīng)用需求；集成跟蹤和保持電路；集成模擬多路復(fù)用器(AMUX)。 采樣頻率從100ksps到1Msps。 片內(nèi)溫度傳感器可直接配置到ADC的輸入端。 C8051F04x系列集成可編程增益放大器(PGA)和高電壓差分放大器(HVDA)，可接受60V的差動模擬電壓輸入。 集成越限檢測器，可監(jiān)視模擬量的變化范圍，越限能產(chǎn)生中斷。 C8051F06x系列集成DMA接口，提高對轉(zhuǎn)換結(jié)果的讀取效率。 ADC轉(zhuǎn)換啟動方式：軟件設(shè)置寄存器位啟動；定時器溢出啟動；外部管腳信號啟動。
標(biāo)簽： C8051F 單片機(jī)應(yīng)用
上傳時間： 2013-10-13
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