用java實現(xiàn)的動態(tài)菜單。可手動配置，十分方便
上傳時間： 2016-01-12
上傳用戶：ls530720646
使用LabVIEW FPGA模塊和可重新配置I_O設(shè)備開發(fā)測量與控制應(yīng)用
上傳時間： 2013-12-09
上傳用戶：busterman
可自由配置的通用計數(shù)器，我設(shè)計的時候一直在用
標(biāo)簽： 通用計數(shù)器
上傳時間： 2016-03-17
上傳用戶：liglechongchong
萬能查詢主要代碼, 可按配置無限選擇查詢條件,自動生成SQL語句.
上傳時間： 2016-10-02
上傳用戶：ggwz258
Mega406是Atmel推出的可完全配置的單芯片智能型電池解決方案。面向便攜式應(yīng)用產(chǎn)品，最高耐壓為25伏的微控制器，集智能型電池所需的各種管理功能于一身。
上傳時間： 2013-12-19
上傳用戶：asdkin
樣板 B 樹 ( B - tree ) 規(guī)則 : (1) 每個節(jié)點內(nèi)元素個數(shù)在 [MIN,2*MIN] 之間, 但根節(jié)點元素個數(shù)為 [1,2*MIN] (2) 節(jié)點內(nèi)元素由小排到大, 元素不重複 (3) 每個節(jié)點內(nèi)的指標(biāo)個數(shù)為元素個數(shù)加一 (4) 第 i 個指標(biāo)所指向的子節(jié)點內(nèi)的所有元素值皆小於父節(jié)點的第 i 個元素 (5) B 樹內(nèi)的所有末端節(jié)點深度一樣
上傳時間： 2017-05-14
上傳用戶：日光微瀾
歐幾里德算法：輾轉(zhuǎn)求余 原理: gcd(a,b)=gcd(b,a mod b) 當(dāng)b為0時,兩數(shù)的最大公約數(shù)即為a getchar()會接受前一個scanf的回車符
標(biāo)簽： gcd getchar scanf mod
上傳時間： 2014-01-10
上傳用戶：2467478207
數(shù)據(jù)結(jié)構(gòu)課程設(shè)計 數(shù)據(jù)結(jié)構(gòu)B+樹 B+ tree Library
標(biāo)簽： Library tree 數(shù)據(jù)結(jié)構(gòu) 樹
上傳時間： 2013-12-31
上傳用戶：semi1981
(1) 、用下述兩條具體規(guī)則和規(guī)則形式實現(xiàn).設(shè)大寫字母表示魔王語言的詞匯 小寫字母表示人的語言詞匯 希臘字母表示可以用大寫字母或小寫字母代換的變量.魔王語言可含人的詞匯. (2) 、B→tAdA A→sae (3) 、將魔王語言B(ehnxgz)B解釋成人的語言.每個字母對應(yīng)下列的語言.
上傳時間： 2013-12-30
上傳用戶：ayfeixiao
ASIC對產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對性更強、設(shè)計更易實現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應(yīng)的矩陣并構(gòu)造實驗用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計基礎(chǔ);(3)構(gòu)造實現(xiàn)可重構(gòu)BCH糾錯碼電路的方法——建立可重構(gòu)糾錯碼硬件電路算法并進(jìn)行實驗驗證;(4)在可重構(gòu)糾錯碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗證和實現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對循環(huán)BCH糾錯碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對T的控制端的不同配置來實現(xiàn)糾錯碼的各個功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機FSM方式實現(xiàn)了可重構(gòu)糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計方法建立了循環(huán)糾錯碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計方法對實際的進(jìn)化硬件設(shè)計具有一定的實際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計也可提供一種借鑒.
上傳時間： 2013-07-01
上傳用戶：myworkpost
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
