VHDL代碼風格和常見的語法錯誤分析
標簽： VHDL 代碼 錯誤 分
上傳時間： 2013-11-25
上傳用戶：ca05991270
04_使用Timequest約束和分析源同步電路
標簽： Timequest 分 同步電路
上傳時間： 2013-10-30
上傳用戶：ZJX5201314
01_靜態(tài)時序分析基本原理和時序分析模型
標簽： 靜態(tài)時序分析 時序分析 模型
上傳時間： 2013-11-17
上傳用戶：evil
在ISE中直接調用chipscope進行在線邏輯分析
標簽： chipscope ISE 邏輯分析
上傳時間： 2013-11-15
上傳用戶：thing20
使用Quartus II Timequest時序分析器約束分析設計
標簽： Timequest Quartus II 時序
上傳時間： 2013-11-12
上傳用戶：yy_cn
首先介紹了采用直接數(shù)字頻率合成（DDS）技術的正弦信號發(fā)生器的基本原理和采用FPGA實現(xiàn)DDS信號發(fā)生器的基本方法，然后結合DDS的原理分析了采用DDS方法實現(xiàn)的正弦信號發(fā)生器的優(yōu)缺點，其中重點分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對DDS原理上存在的幅度量化雜散，利用FPGA時鐘頻率可調的特點，重點提出了基于FPGA實現(xiàn)的DDS正弦信號發(fā)生器的兩種改進方法，經(jīng)過MATLAB仿真驗證，改進方法較好的抑制了幅度量化雜散，減小了誤差。
標簽： FPGA DDS 雜散分析
上傳時間： 2013-10-09
上傳用戶：ssj927211
時序分析的好資料
標簽： 時序分析
上傳時間： 2013-11-07
上傳用戶：hustfanenze
信號完整性 分析 新手入門知識
標簽： 信號完整性 分
上傳時間： 2013-10-18
上傳用戶：wanqunsheng
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復數(shù)高性能浮點數(shù)字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實現(xiàn)Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經(jīng)過規(guī)劃，能夠快速適應可參數(shù)賦值接口的設計更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統(tǒng)HDL設計更迅速的實現(xiàn)并驗證復數(shù)浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業(yè)自動化、儀表和醫(yī)療圖像等。
標簽： Altera FPGA DSP 28
上傳時間： 2014-12-28
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在分析和比較現(xiàn)有電力測溫技術的基礎上，從標簽的選用和讀卡器的設計兩方面介紹了一種新型的射頻監(jiān)控系統(tǒng)的設計方案,重點介紹了系統(tǒng)在Window CE操作系統(tǒng)下的軟件功能的設計，并給出了系統(tǒng)軟件設計的整體流程圖。
標簽： RFID 電力 溫度監(jiān)控系統(tǒng) 分
上傳時間： 2013-11-18
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