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分離算法

數(shù)字常規(guī)調(diào)幅解調(diào)器的DSP算法及實(shí)現(xiàn)

文中基于帶通信號(hào)的低通等效原理,采用數(shù)字希爾伯特濾波器實(shí)現(xiàn)了數(shù)字包絡(luò)檢波器,并在CCS中實(shí)現(xiàn)了軟件調(diào)試。其中,通過(guò)使用LinkforCCS和DSP的函數(shù)庫(kù)DSPLIB縮短了程序的開(kāi)發(fā)時(shí)間,提高了算法的實(shí)現(xiàn)效率。

標(biāo)簽： DSP 數(shù)字調(diào)幅解調(diào)器算法

上傳時(shí)間： 2013-10-09

上傳用戶：gaoqinwu
基于CCS的DSP算法仿真實(shí)驗(yàn)設(shè)計(jì)

摘要：簡(jiǎn)要介紹了CCS軟件的主要功能，利用CCS軟件，設(shè)計(jì)數(shù)字信號(hào)處理實(shí)驗(yàn)課程，實(shí)現(xiàn)了FFT算法的譜分析和FIR濾波器。

標(biāo)簽： CCS DSP 算法仿真實(shí)驗(yàn)

上傳時(shí)間： 2013-10-22

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DSP算法大全C語(yǔ)言版本

DSP算法大全C語(yǔ)言版本

標(biāo)簽： DSP C語(yǔ)言算法版本

上傳時(shí)間： 2013-10-27

上傳用戶：zhyiroy
一種在FPGA上實(shí)現(xiàn)的FIR濾波器的資源優(yōu)化算法

在數(shù)字濾波器中，F(xiàn)IR濾波器是一種結(jié)構(gòu)簡(jiǎn)單且總是穩(wěn)定的濾波器，同時(shí)也只有FIR濾波器擁有線性相位的特性。傳統(tǒng)的直接型濾波器運(yùn)算速度過(guò)慢，而改進(jìn)型的DA結(jié)構(gòu)的濾波器需要過(guò)高的芯片面積消耗大量的邏輯資源很難達(dá)到運(yùn)算速度以及邏輯資源節(jié)約的整體優(yōu)化。本文提出了一種基于RAG算法的FIR濾波器，與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比，RAG算法簡(jiǎn)化了FIR濾波器乘法模塊的結(jié)構(gòu)，減少了邏輯資源的消耗和硬件實(shí)現(xiàn)面積，提高了計(jì)算速度。本文設(shè)計(jì)的16階FIR濾波器用VerilogHDL進(jìn)行描述，并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實(shí)驗(yàn)表明基于RAG算法的FIR濾波器達(dá)到了邏輯資源的節(jié)約和運(yùn)算速度的提高的整體優(yōu)化效果。

標(biāo)簽： FPGA FIR 濾波器優(yōu)化算法

上傳時(shí)間： 2014-12-28

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算法設(shè)計(jì)到硬件邏輯的實(shí)現(xiàn) - 實(shí)驗(yàn)練習(xí)與Verilog語(yǔ)法手冊(cè)

算法設(shè)計(jì)到硬件邏輯的實(shí)現(xiàn) - 實(shí)驗(yàn)練習(xí)與Verilog語(yǔ)法手冊(cè)

標(biāo)簽： Verilog 算法設(shè)計(jì) 硬件實(shí)驗(yàn)

上傳時(shí)間： 2014-01-27

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使用VHDL進(jìn)行分頻器設(shè)計(jì)

基于VHDL語(yǔ)言的多種分頻程序

標(biāo)簽： VHDL 分頻器

上傳時(shí)間： 2013-10-27

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基于FPGA的跳頻系統(tǒng)快速同步算法設(shè)計(jì)與實(shí)現(xiàn)

同步技術(shù)是跳頻系統(tǒng)的核心。本文針對(duì)FPGA的跳頻系統(tǒng)，設(shè)計(jì)了一種基于獨(dú)立信道法，同步字頭法和精準(zhǔn)時(shí)鐘相結(jié)合的快速同步方法，同時(shí)設(shè)計(jì)了基于雙圖案的改進(jìn)型獨(dú)立信道法，同步算法協(xié)議，協(xié)議幀格式等。該設(shè)計(jì)使用VHDL硬件語(yǔ)言實(shí)現(xiàn)，采用Altera公司的EP3C16E144C8作為核心芯片，并在此硬件平臺(tái)上進(jìn)行了功能驗(yàn)證。實(shí)際測(cè)試表明，該快速同步算法建立時(shí)間短、同步穩(wěn)定可靠。

標(biāo)簽： FPGA 跳頻系統(tǒng) 同步算法

上傳時(shí)間： 2013-10-21

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基于FFT算法的FPGA實(shí)現(xiàn)報(bào)告

基于FFT算法的FPGA實(shí)現(xiàn)報(bào)告

標(biāo)簽： FPGA FFT 算法報(bào)告

上傳時(shí)間： 2014-01-22

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Verilog_實(shí)現(xiàn)任意占空比、任意分頻的方法

Verilog_實(shí)現(xiàn)任意占空比、任意分頻的方法

標(biāo)簽： Verilog 分頻

上傳時(shí)間： 2013-11-07

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利用Verilog_HDL實(shí)現(xiàn)基于FPGA的分頻方法

利用Verilog_HDL實(shí)現(xiàn)基于FPGA的分頻方法

標(biāo)簽： Verilog_HDL FPGA 分頻

上傳時(shí)間： 2013-10-18

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