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可以顯示時(shí)、分、秒，可以設(shè)置時(shí)間，精度要求0.001s ，允許電壓： 3.3V\r\n
標(biāo)簽： FPGA 分 源代碼
上傳時(shí)間： 2013-08-15
上傳用戶：xhz1993
5分鐘學(xué)會(huì)使用CPLD,經(jīng)典資料，有想學(xué)習(xí)CPLD的朋友有福了
標(biāo)簽： CPLD 分
上傳時(shí)間： 2013-08-22
上傳用戶：xmsmh
FPGA分頻 控制4個(gè)LED連續(xù)閃爍 形成累加的效果
標(biāo)簽： FPGA LED 分頻 控制
上傳時(shí)間： 2013-08-23
上傳用戶：daguogai
用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳時(shí)間： 2013-08-30
上傳用戶：xingyuewubian
分頻器 FPGＡ程序設(shè)計(jì) 二分頻 對硬件設(shè)計(jì)有很大用處\r\n
標(biāo)簽： FPG 分頻器 二分頻 程序設(shè)計(jì)
上傳時(shí)間： 2013-08-31
上傳用戶：lhc9102
一個(gè)好用的整數(shù)分頻電路 保證你喜歡 能夠?qū)崿F(xiàn)對任意整數(shù)的分頻電路設(shè)計(jì)
標(biāo)簽： 整數(shù) 分頻電路 分頻 電路設(shè)計(jì)
上傳時(shí)間： 2013-09-01
上傳用戶：909000580
基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA
標(biāo)簽： CPLD-FPGA 整數(shù) 分頻器
上傳時(shí)間： 2013-09-03
上傳用戶：pioneer_lvbo
差分信號（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，差分線大多為電路中最關(guān)鍵的信號，差分線布線的好壞直接影響到PCB板子信號質(zhì)量。
標(biāo)簽： Differential Allegro Signal 差分信號
上傳時(shí)間： 2013-09-04
上傳用戶：jennyzai
半整數(shù)分頻器電路的VHDL源程序，供大家學(xué)習(xí)和討論。\r\n
標(biāo)簽： VHDL 源程序 整數(shù) 分頻器
上傳用戶：fdfadfs
分頻電路的設(shè)計(jì)與學(xué)習(xí)
標(biāo)簽： 74 LS 二分頻 分頻電路
上傳時(shí)間： 2013-10-26
上傳用戶：不懂夜的黑
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