電臺廣播在我們的社會生活中占有重要的地位。隨著我國廣播事業(yè)的發(fā)展，對我國廣播業(yè)開發(fā)技術(shù)、信號的傳輸質(zhì)量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現(xiàn)有技術(shù)，以滿足人民群眾日益增長的需求。 本論文主要分析了現(xiàn)行廣播發(fā)射臺的數(shù)字廣播激勵器輸入接口的不足之處，根據(jù)歐洲ETS300799標(biāo)準(zhǔn)，實現(xiàn)了一種激勵器輸入接口的解決方案，這種方案將復(fù)接器送來的ETI(NA,G704)格式的碼流轉(zhuǎn)換成符合ETS300799標(biāo)準(zhǔn)ETI(NI)的標(biāo)準(zhǔn)碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現(xiàn)行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯編碼，使得信號抗干擾能力大大加強(qiáng)，提高了節(jié)目從演播室到發(fā)射臺的傳輸質(zhì)量，特別是實時直播節(jié)目要求信號質(zhì)量比較好時具有更大的作用。 本論文利用校驗位為奇數(shù)個的RS碼，對可檢不可糾的錯誤發(fā)出報警信號，通過其它方法替代原有信號，對音質(zhì)影響不大，節(jié)省了糾正這個錯誤的資源和開發(fā)成本。 同時，我們采用FPGA硬件開發(fā)平臺和VHDL硬件描述語言編寫代碼實現(xiàn)硬件功能，而不采用專用芯片實現(xiàn)功能，使得修改電路和升級變得異常方便，大大提高了開發(fā)產(chǎn)品的效率，降低了成本。 經(jīng)過軟件仿真和硬件驗證，本系統(tǒng)已經(jīng)基本實現(xiàn)了預(yù)想的功能，擴(kuò)展性較好，硬件資源開銷較小，具有實用價值。
上傳時間： 2013-07-15
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本課題對DQPSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)進(jìn)行了比較全面的研究，利用DQPSK調(diào)制技術(shù)實現(xiàn)了碼速200Kbps的調(diào)制器。調(diào)制載頻3.2MHz、帶寬180KHz、帶外抑制大于45dB，調(diào)制器設(shè)計達(dá)到預(yù)定要求。解調(diào)器硬件完成，軟件未全部實現(xiàn)，但完成了CIC濾波器、載波跟蹤環(huán)、位定時同步、并串轉(zhuǎn)換等幾個關(guān)鍵模塊的設(shè)計。對解調(diào)器做了實驗測試，驗證了相關(guān)模塊設(shè)計的正確性，解調(diào)器中重要的載波同步功能已能實現(xiàn)。 在本文中，主要介紹了DQPSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)。著重對差分編解碼、成形濾波器、Costas載波跟蹤環(huán)以及CIC濾波器進(jìn)行了詳細(xì)敘述，對硬件設(shè)計則做了簡要的說明，給出了主要電路圖和實物圖。 在重要設(shè)計環(huán)節(jié)上，文中進(jìn)行了比較細(xì)致的Matlab仿真及System View仿真，并給出了相關(guān)分析與說明。最后，采用VHDL 硬件描述語言對系統(tǒng)進(jìn)行了設(shè)計與實現(xiàn)。文中對位定時同步以及CIC濾波器的可變速設(shè)計做了創(chuàng)新與改進(jìn)。
標(biāo)簽： DQPSK FPGA 調(diào)制解調(diào)器
上傳時間： 2013-05-22
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當(dāng)代科學(xué)技術(shù)突飛猛進(jìn)，極大促進(jìn)了自動識別技術(shù)的發(fā)展——條形碼、光學(xué)字符識別、磁條(卡)、工C卡、語音識別、視覺識別、RFID等，其中，RFID無疑是最為前沿的自動識別技術(shù)，是一種非接觸式的識別技術(shù)；同時，隨著另外一項技術(shù)——嵌入式技術(shù)的飛速發(fā)展，機(jī)構(gòu)小巧、性能優(yōu)越、價格便宜、操作簡便的手持式數(shù)據(jù)自動讀寫設(shè)備發(fā)展尤為迅速。具體說來，一款好的手持式RFID讀寫器適用于工作現(xiàn)場，可以供工作人員對現(xiàn)場物品信息進(jìn)行自動收集，而隨著嵌入式操作系統(tǒng)和網(wǎng)絡(luò)技術(shù)的應(yīng)用，使讀寫器不僅有數(shù)據(jù)采集功能，而且可以對數(shù)據(jù)進(jìn)行分析以供管理決策。在這其中，操作系統(tǒng)、芯片、總線、接口技術(shù)成為讀寫器的內(nèi)核，嵌入式系統(tǒng)成為技術(shù)的代表。 隨著嵌入式操作系統(tǒng)(如linux、wirice.net)的出現(xiàn)，使得軟件開發(fā)人員在嵌入式系統(tǒng)和普通pc機(jī)上進(jìn)行應(yīng)用軟件開發(fā)不會感到太大的差別(借助于交叉開發(fā)環(huán)境，即在pc機(jī)上編譯連接，但生成的是目標(biāo)機(jī)代碼)。但是，對于那些應(yīng)用軟件開發(fā)者，往往對某一行業(yè)軟件開發(fā)比較熟悉卻對硬件有些陌生，熟悉硬件原理(嵌入式處理器架構(gòu)、部件工作原理等)恰恰是構(gòu)建一個嵌入式系統(tǒng)所必須的。因此，構(gòu)建一個性能穩(wěn)定、持續(xù)工作時間長、完善數(shù)據(jù)接口、方便讀寫器接口的手持式設(shè)備成為了當(dāng)今一個比較熱門的技術(shù)領(lǐng)域。本項目就是根據(jù)以上事實，先分析了國內(nèi)外研究現(xiàn)狀，再根據(jù)項目需求、生產(chǎn)成本以及RFID應(yīng)用開發(fā)者的要求，決定采用以ARM920T為內(nèi)核的$3C2410為嵌入式處理器、微軟公司力推的wiIice.net為嵌入式操作系統(tǒng)，設(shè)計開發(fā)了供RFID應(yīng)用軟件開發(fā)者使用的手持式RFID讀寫器。針對手持式設(shè)備的特點和實際要求，對讀寫器軟硬件系統(tǒng)整體結(jié)構(gòu)進(jìn)行了規(guī)劃，完成了時鐘電路、nand flash存儲器接口電路、SDRAM電路、串行接口電路、RFID讀寫模塊接口電路、USB接口電路、無線通信模塊接口電路、LCD/觸摸屏接口電路的設(shè)計，并開發(fā)了讀寫器的二次發(fā)API;在wince.net平臺下，利用platform builder工具定制了適于讀寫器的操作系統(tǒng)，實現(xiàn)了嵌入式操作系統(tǒng)的設(shè)計，最后對整個系統(tǒng)進(jìn)行了測試。
上傳時間： 2013-06-21
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軟開關(guān)技術(shù)是電力電子裝置向高頻化、高功率密度化發(fā)展的關(guān)鍵技術(shù)，已成為現(xiàn)代電力電子技術(shù)研究的熱點之一。微處理器的出現(xiàn)促進(jìn)了電力電子變換器的控制技術(shù)從傳統(tǒng)的模擬控制轉(zhuǎn)向數(shù)字控制，數(shù)字控制技術(shù)可使控制電路大為簡化，并能提高系統(tǒng)的抗干擾能力、控制靈活性、通用性以及智能化程度。本文提出了一種利用耦合輸出電感的新型次級箝位ZVZCS PWM DC/DC變換器，其反饋控制采用數(shù)字化方式。 論文分析了該新型變換器的工作原理，推導(dǎo)了變換器各種狀態(tài)時的參數(shù)計算方程；設(shè)計了以ARW芯片LPC2210為核心的數(shù)字化反饋控制系統(tǒng)，通過軟件設(shè)計實現(xiàn)了PWM移相控制信號的輸出；運用Pspice9.2軟件成功地對變換器進(jìn)行了仿真，分析了各參數(shù)對變換器性能的影響，并得出了變換器的優(yōu)化設(shè)計參數(shù)；最后研制出基于該新型拓?fù)浜蛿?shù)字化控制策略的1千瓦移相控制零電壓零電流軟開關(guān)電源，給出了其主電路、控制電路、驅(qū)動電路、保護(hù)電路及高頻變壓器等的設(shè)計過程，并在實驗樣機(jī)上測量出了實際運行時的波形。 理論分析與實驗結(jié)果表明：該變換器拓?fù)淠軐崿F(xiàn)超前橋臂的零電壓開關(guān)，滯后橋臂的零電流開關(guān)；采用ARM微控制器進(jìn)行數(shù)字控制，較傳統(tǒng)的純模擬控制實時反應(yīng)速度更快、電源穩(wěn)壓性能更好、外圍電路更簡單、設(shè)計更靈活等，為實現(xiàn)智能化數(shù)字電源創(chuàng)造了基礎(chǔ)，具有廣泛的應(yīng)用前景和巨大的經(jīng)濟(jì)價值。
上傳時間： 2013-08-03
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LDPC(低密度奇偶校驗碼)編碼是提高通信質(zhì)量和數(shù)據(jù)傳輸速率的關(guān)鍵技術(shù)。LDPC碼應(yīng)用于實際通信系統(tǒng)是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現(xiàn)的前提下，結(jié)合連續(xù)相位MSK調(diào)制，滿足歸一化信噪比SNR=2dB時，系統(tǒng)誤碼率低于10-4。根據(jù)課題背景，本文主要研究基于FPGA的LDPC編碼器設(shè)計與實現(xiàn)。 LDPC碼的編碼復(fù)雜度往往與其幀長的平方成正比，編碼復(fù)雜度大，成為編碼硬件實現(xiàn)的一個障礙；論文針對實際系統(tǒng)的預(yù)期指標(biāo)，通過對多種矩陣構(gòu)造算法的預(yù)選方案及影響LDPC碼性能參數(shù)仿真分析，基于1/2碼率，1024和2048兩種幀長，設(shè)計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準(zhǔn)循環(huán)編碼器和二階準(zhǔn)循環(huán)編碼器。 對于每種編碼器，分別設(shè)計了其整體結(jié)構(gòu)，并對每種編碼器的功能模塊進(jìn)行深入研究，設(shè)計完成后利用第3方軟件MODELSIM對編碼器進(jìn)行了時序仿真；根據(jù)時序仿真結(jié)果和綜合報告對三種編碼方案進(jìn)行比較，最終選擇串行準(zhǔn)循環(huán)編碼器作為硬件實現(xiàn)的編碼方案。 最后，在FPGA中硬件實現(xiàn)了串行準(zhǔn)循環(huán)編碼器并對其進(jìn)行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現(xiàn)性。
標(biāo)簽： LDPC FPGA 編碼器 實現(xiàn)研究
上傳時間： 2013-08-02
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LDPC碼以其接近Shannon極限的優(yōu)異性能在編碼界引起了轟動，成為研究的熱點。隨著研究的不斷深入和技術(shù)的發(fā)展，目前，LDPC碼已經(jīng)被多個通信系統(tǒng)定為信道編碼方案，并被應(yīng)用到第二代數(shù)字視頻廣播衛(wèi)星(DVB—S2)通信系統(tǒng)中。由于LDPC碼譯碼過程中所涉及的數(shù)據(jù)量龐大，譯碼時序控制復(fù)雜，如何實現(xiàn)LDPC碼譯碼器成為了人們研究的重點。 論文以基于FPGA實現(xiàn)LDPC碼譯碼器為研究目標(biāo)，主要對譯碼算法選擇、譯碼數(shù)據(jù)量化、定點數(shù)據(jù)表示方式、譯碼算法關(guān)鍵運算單元的FPGA設(shè)計和譯碼的時序控制進(jìn)行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯性能和譯碼復(fù)雜度進(jìn)行比較論證，選出適合硬件實現(xiàn)的譯碼方案。結(jié)合通信系統(tǒng)，對譯碼算法進(jìn)行仿真分析，確定了譯碼算法的各個參數(shù)值和譯碼量化方案。 在系統(tǒng)仿真分析論證的基礎(chǔ)之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實現(xiàn)了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進(jìn)行了功能驗證和時序驗證，最后模擬通信系統(tǒng)完成了譯碼器的硬件測試。
標(biāo)簽： LDPC FPGA 譯碼器 實現(xiàn)研究
上傳時間： 2013-04-24
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標(biāo)準(zhǔn)化組織/國際電工委員會)聯(lián)合推出的活動圖像編碼標(biāo)準(zhǔn)。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。基于上下文的自適應(yīng)二進(jìn)制算術(shù)編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應(yīng)可變長編碼)，CABAC具有更高的數(shù)據(jù)壓縮率：在同等編碼質(zhì)量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現(xiàn)很高的數(shù)據(jù)壓縮率，但這是以增加實現(xiàn)的復(fù)雜性為代價的。在已有的硬件實現(xiàn)方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現(xiàn)流程，并在仔細(xì)分析了H.264/AVC碼流結(jié)構(gòu)的基礎(chǔ)上，總結(jié)出了影響CABAC解碼效率的各個環(huán)節(jié)，并以此為出發(fā)點，對CABAC解碼所需中的各個功能模塊進(jìn)行了優(yōu)化設(shè)計，設(shè)計出一種新的CABAC解碼器結(jié)構(gòu)，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據(jù)CABAC的碼流結(jié)構(gòu)特性，采用4個子解碼器級聯(lián)的方式來進(jìn)一步提高解碼速率。 最后，用Verilog語言對所設(shè)計的CABAC解碼器進(jìn)行了描述，用EDA軟件對其進(jìn)行了仿真，并在FPGA上驗證了其功能，結(jié)果顯示，該CABAC解碼器結(jié)構(gòu)顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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H.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國際視頻編碼標(biāo)準(zhǔn)。 本文以實現(xiàn)D1格式的H.264/AVC實時編碼器為目標(biāo)，作者負(fù)責(zé)系統(tǒng)架構(gòu)設(shè)計，軟硬件劃分以及部分模塊的硬件算法設(shè)計與實現(xiàn)。通過對H.264/AVC編碼器中主要模塊的算法復(fù)雜度的評估，算法特點的分析，同時考慮到編碼器系統(tǒng)的可伸縮性，可擴(kuò)展性，本文采用了DSP+FPGA的系統(tǒng)架構(gòu)。DSP充當(dāng)核心處理器，而FPGA作為協(xié)處理器，針對編碼器中最復(fù)雜耗時的模塊一運動估計模塊，設(shè)計相應(yīng)的硬件加速引擎，以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運動補(bǔ)償混合編碼方案，其中一個主要的不同在于幀間預(yù)測采用了可變塊尺寸的運動估計，同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預(yù)測，可以改善運動補(bǔ)償精度，提高圖像質(zhì)量和編碼效率，但同時也大大增加了編碼器的復(fù)雜度，因此需要設(shè)計專門的硬件加速引擎。 本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設(shè)計與實現(xiàn)，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設(shè)計中，將多處理器技術(shù)和流水線技術(shù)相結(jié)合，提供高性能的并行計算能力，同時，采用合理的存儲器組織結(jié)構(gòu)以提供高數(shù)據(jù)吞吐量，滿足運算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環(huán)境下建立測試平臺，完成了對整個設(shè)計的RTL級的仿真驗證，并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進(jìn)行優(yōu)化，從而使工作頻率最終達(dá)到134MHz，分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實時性要求。
標(biāo)簽： DSPFPGA H264 264 AVC
上傳時間： 2013-07-24
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糾錯碼技術(shù)是一種通過增加一定冗余信息來提高信息傳輸可靠性的有效方法。RS碼是一種典型的糾錯碼，在線性分組碼中，它具有最強(qiáng)的糾錯能力，既能糾正隨機(jī)錯誤，也能糾正突發(fā)錯誤，在深空通信、移動通信、磁盤陣列、光存儲及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 DVD是一種高容量的存儲媒質(zhì)。DVD技術(shù)的應(yīng)用很廣泛，在數(shù)字技術(shù)中占有重要地位。DVD系統(tǒng)中采用里德-所羅門乘積碼(RS-PC：Reed-Solomon ProductCode)進(jìn)行糾錯，RS碼譯碼器在伺服芯片中具有重要作用。 FPGA在開發(fā)階段具有安全、方便、可隨時修改設(shè)計等不可替代的優(yōu)點，在電子系統(tǒng)中采用FPGA可以極大的提升硬件系統(tǒng)設(shè)計的靈活性，可靠性，同時提高硬件開發(fā)的速度和降低系統(tǒng)的成本。FPGA的固有優(yōu)點使其得到越來越廣泛的應(yīng)用，F(xiàn)PGA設(shè)計技術(shù)也被越來越多的設(shè)計人員所掌握。 本文首先介紹了編碼理論和常用的RS編譯碼算法，提出RS編碼器實現(xiàn)方案，詳細(xì)分析了譯碼器的ME算法和改進(jìn)BM算法的實現(xiàn)，針對ME算法提出了一種流水線結(jié)構(gòu)的糾刪糾錯RS譯碼器實現(xiàn)方案，在譯碼器復(fù)雜度和延時上作了折衷，降低了譯碼器的復(fù)雜度并提高了最高工作頻率，利用有限域乘法器的特性對編譯碼電路進(jìn)行優(yōu)化。這些技術(shù)的采用大大的提高了RS編譯碼器的效率，節(jié)省了RS編譯碼器占用的資源。在Xilinx公司的Virtex-II系列FPGA上設(shè)計并成功實現(xiàn)了RS(208，192)編譯碼器。
上傳時間： 2013-07-20
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數(shù)字語音通信是當(dāng)前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務(wù)。語音信號壓縮編碼是數(shù)字語音信號處理的一個方面，它和通信領(lǐng)域聯(lián)系最為密切。在現(xiàn)有的語音編碼中，美國聯(lián)邦標(biāo)準(zhǔn)混合激勵線性預(yù)測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質(zhì)量，具有廣闊的應(yīng)用前景。 FPGA作為一種快速、高效的硬件平臺在數(shù)字信號處理和通信領(lǐng)域具有著獨特的優(yōu)勢。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預(yù)測聲碼器的研究與設(shè)計。首先介紹了語音編碼研究的發(fā)展?fàn)顩r以及低速率語音編碼研究的意義，接著在對MELP算法進(jìn)行深入分析的基礎(chǔ)上，提出了利用DSP Builder在Matlab中建模的思路及實現(xiàn)過程，最后本文把重點放在MELP聲碼器的編解碼器設(shè)計上，利用DSP Builder、QuartusⅡ分別設(shè)計了其中的濾波器、分幀加窗處理、線性預(yù)測分析等關(guān)鍵模塊。 在Simulink環(huán)境下運用SignalCompiler對編解碼系統(tǒng)進(jìn)行功能仿真，為了便于仿真，系統(tǒng)中沒有設(shè)計的模塊在Simulink中用數(shù)學(xué)模型代替，仿真結(jié)果表明，合成語音信號與原始信號很好的擬合，系統(tǒng)編解碼后語音質(zhì)量基本良好。
上傳時間： 2013-06-02
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