有機(jī)發(fā)光顯示器件(OrganicLight-EmittingDiodes，OLEDs)作為下一代顯示器倍受關(guān)注，它具有輕、薄、高亮度、快速響應(yīng)、高清晰度、低電壓、高效率和低成本等優(yōu)點(diǎn)，完全可以媲美CRT、LCD、LED等顯示器件。作為全固化顯示器件，OLED的最大優(yōu)越性是能夠與塑料晶體管技術(shù)相結(jié)合實(shí)現(xiàn)柔性顯示，應(yīng)用前景非常誘人。OLED如此眾多的優(yōu)點(diǎn)和廣闊的商業(yè)前景，吸引了全球眾多研究機(jī)構(gòu)和企業(yè)參與其研發(fā)和產(chǎn)業(yè)化。然而，OLED也存在一些問題，特別是在發(fā)光機(jī)理、穩(wěn)定性和壽命等方面還需要進(jìn)一步的研究。要達(dá)到這些目標(biāo)，除了器件的材料，結(jié)構(gòu)設(shè)計(jì)外，封裝也十分重要。 本論文的主要工作是利用現(xiàn)有的材料，從綠光OLED器件制作工藝、發(fā)光機(jī)理，結(jié)構(gòu)和封裝入手，首先，探討了作為陽(yáng)極的ITO玻璃表面處理工藝和ITO玻璃的光刻工藝。ITO表面的清潔程度嚴(yán)重影響著光刻質(zhì)量和器件的最終性能；ITO表面經(jīng)過氧等離子處理后其表面功函數(shù)增大，明顯提高了器件的發(fā)光亮度和發(fā)光效率。 其次，針對(duì)光刻、曝光工藝技術(shù)進(jìn)行了一系列相關(guān)實(shí)驗(yàn)，在光刻工藝中，光刻膠的厚度是影響光刻質(zhì)量的一個(gè)重要因素，其厚度在1.2μm左右時(shí)，光刻效果理想。研究了OLED器件陰極隔離柱成像過程中的曝光工藝，摸索出了最佳工藝參數(shù)。 然后采用以C545T作為綠光摻雜材料制作器件結(jié)構(gòu)為ITO/CuPc(20nm)/NPB(100nm)/Alq3(80nm)：C545T(2.1％摻雜比例)/Alq3(70nm)/LiF(0.5nm)/Al(1,00nm)的綠光OLED器件。最后基于以上器件采用了兩種封裝工藝，實(shí)驗(yàn)一中，在封裝玻璃的四周涂上UV膠，放入手套箱，在氮?dú)獗Ｗo(hù)氣氛下用紫外冷光源照射1min進(jìn)行一次封裝，然后取出OLED片，在ITO玻璃和封裝玻璃接口處涂上UV膠，真空下用紫外冷光源照射1min，固化進(jìn)行二次封裝。實(shí)驗(yàn)二中，在各功能層蒸鍍完成后，又在陰極的外面蒸鍍了一層薄膜封裝層，然后再按實(shí)驗(yàn)一的方法進(jìn)行封裝。薄膜封裝層的材料分別為硒(Se)、碲(Te)、銻(Sb)。分別對(duì)兩種封裝工藝器件的電流-電壓特性、亮度-電壓特性、發(fā)光光譜及壽命等特性進(jìn)行了測(cè)試與討論。通過對(duì)比，研究發(fā)現(xiàn)增加薄膜封裝層器件的壽命比未加薄膜封裝層器件壽命都有所延長(zhǎng)，其中，Se薄膜封裝層的增加將器件的壽命延長(zhǎng)了1.4倍，Te薄膜封裝層的增加將器件的壽命延長(zhǎng)了兩倍多，Sb薄膜封裝層的增加將器件的壽命延長(zhǎng)了1.3倍，研究還發(fā)現(xiàn)薄膜封裝層基本不影響器件的電流-電壓特性、色坐標(biāo)等光電性能。最后，分別對(duì)三種薄膜封裝層材料硒(Se)、碲(Te)、銻(Sb)進(jìn)行了研究。
上傳時(shí)間： 2013-07-11
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H.264/AVC是由國(guó)際電信聯(lián)合會(huì)的視頻專家組和國(guó)際標(biāo)準(zhǔn)化組織的運(yùn)動(dòng)圖像專家組組成的聯(lián)合視頻小組制定的下一代視頻壓縮標(biāo)準(zhǔn)。新標(biāo)準(zhǔn)采用了一些先進(jìn)算法，因此具有優(yōu)異的壓縮性能和極好的網(wǎng)絡(luò)親和性，滿足低碼率情況下的高質(zhì)量視頻的傳輸。 H.264/AVC采用的先進(jìn)算法包括多模式幀間預(yù)測(cè)、1/4像素精度預(yù)測(cè)、整數(shù)變換量化、去方塊濾波和熵編碼。本論文著重對(duì)整數(shù)變換與量化、去方塊濾波做了研究。整數(shù)變換是一種只有加法和移位的運(yùn)算，量化可以通過查表和乘法操作就可以完成，避免了反變換的時(shí)候失配問題，沒有精度損失；去方塊濾波是一種用來(lái)去除低碼率情況下的每個(gè)宏塊的塊效應(yīng)，提高了解碼圖像的外觀。 本文主要從算法研究和硬件實(shí)現(xiàn)兩方面著手，在算法研究方面設(shè)計(jì)了一個(gè)可視化測(cè)試軟件，在硬件實(shí)現(xiàn)方面主要對(duì)整數(shù)變換、量化和去方塊濾波做了研究和實(shí)現(xiàn)。視頻壓縮技術(shù)的關(guān)鍵在于視頻壓縮算法及其芯片的實(shí)現(xiàn)，F(xiàn)PGA可重復(fù)使用，設(shè)計(jì)修改靈活，片內(nèi)資源豐富，具備DSP模塊等優(yōu)勢(shì)。在本論文的目標(biāo)實(shí)現(xiàn)部分模塊FPGA的硬件設(shè)計(jì)，用Verilog完成了關(guān)鍵部分的設(shè)計(jì)。首先簡(jiǎn)要介紹了視頻壓縮基本原理，常用視頻壓縮標(biāo)準(zhǔn)及其特性以及國(guó)內(nèi)外的研究動(dòng)態(tài)，并對(duì)H.264標(biāo)準(zhǔn)基本檔次所涉及的核心技術(shù)進(jìn)行了詳細(xì)介紹，兩種分層結(jié)構(gòu)分別討論。其次在掌握了H.264.算法及編解碼流程的基礎(chǔ)上，設(shè)計(jì)了基于H.264編解碼的可視化軟件平臺(tái)。然后詳細(xì)介紹了整數(shù)變換、量化、反變換和反量化核心模塊的設(shè)計(jì)和實(shí)現(xiàn)，并在Altera的軟件和開發(fā)板上進(jìn)行了仿真驗(yàn)證；對(duì)去方塊濾波算法做了軟件研究測(cè)試，并給出了一種改進(jìn)的硬件整體結(jié)構(gòu)設(shè)計(jì)。最后，對(duì)全文工作進(jìn)行了總結(jié)和對(duì)未來(lái)研究工作做了展望。我在課題中所做的主要工作有： 1.查閱相關(guān)文獻(xiàn)，熟悉H.264.標(biāo)準(zhǔn)及整數(shù)變換、量化和去方塊濾波等算法。 2.用VC++完成了基于H.264編解碼的可視化軟件平臺(tái)設(shè)計(jì)。 3.用Verilog完成了整數(shù)變換量化、反變換反量化模塊FPGA設(shè)計(jì)與驗(yàn)證。 4.去方塊濾波器的算法研究、仿真和硬件整體結(jié)構(gòu)設(shè)計(jì)。
上傳時(shí)間： 2013-04-24
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H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語(yǔ)法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實(shí)現(xiàn)靈活性極大，其規(guī)定了三個(gè)檔次，每個(gè)檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計(jì)可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對(duì)H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計(jì)了整個(gè)軟件編碼中計(jì)算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測(cè)編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測(cè)時(shí)，為了得到一個(gè)宏塊的預(yù)測(cè)模式，需要進(jìn)行592次率失真代價(jià)計(jì)算。因此為了降低幀內(nèi)預(yù)測(cè)模式選擇的計(jì)算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測(cè)模式選擇算法。實(shí)踐證明，在PSNR值的損失可以忽略不計(jì)的情況下，該算法相比原算法，幀內(nèi)編碼時(shí)間平均節(jié)約60﹪以上，對(duì)編碼的實(shí)時(shí)性有較大幫助。 為了實(shí)現(xiàn)實(shí)時(shí)編碼，考慮到FPGA的高效運(yùn)算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu)，并對(duì)影響編碼速度，且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個(gè)重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對(duì)這些模塊進(jìn)行了綜合和時(shí)序仿真，并將驗(yàn)證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測(cè)試，驗(yàn)證了該系統(tǒng)對(duì)輸入的殘差數(shù)據(jù)實(shí)時(shí)壓縮編碼的功能。 本文對(duì)H.264編碼器幀內(nèi)預(yù)測(cè)模式選擇算法的改進(jìn)，算法實(shí)現(xiàn)簡(jiǎn)單，對(duì)軟件編碼的實(shí)時(shí)性有很大幫助。本文對(duì)在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試，這對(duì)H.264編碼器芯片的設(shè)計(jì)有著積極的借鑒性。
標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測(cè)
上傳時(shí)間： 2013-06-13
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H.264/AVC是由ITU和ISO兩大組織聯(lián)合組成的JVT共同制定的一項(xiàng)新的視頻壓縮技術(shù)標(biāo)準(zhǔn)，在較低帶寬上提供高質(zhì)量的圖像傳輸是H.264/AVC的應(yīng)用亮點(diǎn)。在同樣的視覺質(zhì)量前提下，H.264/AVC比H.263和MPEG-4節(jié)約了50％的碼率。但H.264獲得優(yōu)越性能的代價(jià)是計(jì)算復(fù)雜度的增加，據(jù)估計(jì)其編碼的計(jì)算復(fù)雜度大約為H.263的3倍，因此很難應(yīng)用于實(shí)時(shí)視頻處理領(lǐng)域。針對(duì)這一現(xiàn)狀，業(yè)內(nèi)做了大量的研究工作，力圖降低其計(jì)算復(fù)雜度和提高運(yùn)行效率。比如在運(yùn)動(dòng)估計(jì)方面，國(guó)內(nèi)外在這方面的研究已經(jīng)很成熟。而針對(duì)幀內(nèi)/幀間預(yù)測(cè)編碼的研究卻較少。因此研究預(yù)測(cè)模式的快速算法具有理論意義和應(yīng)用價(jià)值。 本文在詳細(xì)研究H.264標(biāo)準(zhǔn)視頻壓縮編碼特點(diǎn)基礎(chǔ)上，分析了H.264幀內(nèi)編碼, 幀間編碼及變換，量化技術(shù)的原理及特點(diǎn)，提出了一種基于局部邊緣方向信息的快速幀內(nèi)模式判決算法，通過結(jié)合SAD的模式選擇方法來(lái)減少模式選擇數(shù)目。它采用了Sobel梯度算子計(jì)算當(dāng)前塊的邊緣信息，累加當(dāng)前塊中屬于同一方向像素點(diǎn)的邊緣矢量構(gòu)造不同模式下的邊緣方向直方圖，以便確定最可能的預(yù)測(cè)模式。該算法有效降低了編碼器的運(yùn)算復(fù)雜度，在并未顯著降低編碼性能的情況下提升了編碼器效率。仿真表明：Foreman 圖像序列編碼性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，這大大提高了視頻傳輸?shù)馁|(zhì)量。 另外在幀間預(yù)測(cè)模式選擇算法方面進(jìn)行了改進(jìn)研究：按順序?qū)Σ煌愋瓦M(jìn)行判決，有選擇地去比較可能模式，使得在有效減少需判決的模式數(shù)量的同時(shí)，結(jié)合小塊模式搜索中途停止準(zhǔn)則來(lái)確定最優(yōu)模式。仿真表明：改進(jìn)算法相對(duì)與原來(lái)算法能夠節(jié)省很多的編碼時(shí)間（平均下降了49.3％），但帶來(lái)的圖像質(zhì)星的下降（平均下降0.08dB,可以忽略）和碼率較少的增加。 同時(shí)在整數(shù)DCT變換模塊中，提出了一種快速蝶形算法，使得對(duì)4×4點(diǎn)數(shù)據(jù)做一次變換，只需通過8×8次加法和2×8次移位運(yùn)算便可完成，與原來(lái)12×8次加法和4×8次移位相比，新算法大大降低了運(yùn)算復(fù)雜度。 最后介紹FPGA的特點(diǎn)及設(shè)計(jì)流程，并實(shí)現(xiàn)了H.264編解碼器中變換編碼及量化和熵解碼模塊的硬件。這種基于FPGA所實(shí)現(xiàn)的H.264編碼視頻處理模塊設(shè)計(jì)具備了成本低，周期短，設(shè)計(jì)方法靈活等優(yōu)點(diǎn)，具有廣闊的市場(chǎng)應(yīng)用前景。 仿真表明，通過使用本文提出的幀內(nèi)/幀間速算法方法可使得H.264編碼速度獲得顯著的提高，使H.264 Baseline編碼器能在PC平臺(tái)上實(shí)現(xiàn)實(shí)時(shí)編碼。
上傳時(shí)間： 2013-07-18
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GAL器件的開發(fā)與應(yīng)用.rar GAL器件的開發(fā)與應(yīng)用.rar
上傳時(shí)間： 2013-07-14
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在步進(jìn)電機(jī)驅(qū)動(dòng)方式中，效果最好的是細(xì)分驅(qū)動(dòng)，當(dāng)今高端的步進(jìn)電機(jī)驅(qū)動(dòng)器基本都采用這種技術(shù)。步進(jìn)電機(jī)的細(xì)分驅(qū)動(dòng)技術(shù)是一門綜合了數(shù)字化技術(shù)、集成控制技術(shù)和計(jì)算機(jī)技術(shù)的新技術(shù)，被廣泛應(yīng)用于工業(yè)、科研、通訊、天文等領(lǐng)域。 本文設(shè)計(jì)了一種基于DSP以及FPGA的兩相混合式步進(jìn)電機(jī)SPWM(正弦脈寬調(diào)制)波細(xì)分驅(qū)動(dòng)系統(tǒng)。在DSP系統(tǒng)中采用TMS320I．F2407A微控制器作為核心控制器件，用軟件產(chǎn)生SPWM波；在FPGA系統(tǒng)中采用FPGA芯片，通過VerilogHDL語(yǔ)言，實(shí)現(xiàn)了SPWM波；在功率驅(qū)動(dòng)級(jí)電路上采用雙極性H橋的驅(qū)動(dòng)方式。最終實(shí)現(xiàn)了對(duì)兩相混合式步進(jìn)電機(jī)SPWM波細(xì)分驅(qū)動(dòng)，大大提高了步進(jìn)電機(jī)的運(yùn)轉(zhuǎn)性能。 本文介紹了兩相混合式步進(jìn)電機(jī)的工作原理、控制原理以及細(xì)分驅(qū)動(dòng)的基本原理。通過對(duì)恒轉(zhuǎn)矩細(xì)分驅(qū)動(dòng)的分析，提出了兩相混合式步進(jìn)電機(jī)SPWM波細(xì)分驅(qū)動(dòng)的方案，并給出了SPWM波產(chǎn)生的數(shù)學(xué)模型。最后，對(duì)步進(jìn)電機(jī)的SPWM波細(xì)分驅(qū)動(dòng)系統(tǒng)進(jìn)行了實(shí)驗(yàn)測(cè)量，給出了實(shí)驗(yàn)結(jié)果。 實(shí)驗(yàn)的結(jié)果表明，設(shè)計(jì)的基于DSP與FPGA的SPWM波細(xì)分驅(qū)動(dòng)系統(tǒng)可以很好地克服電機(jī)低頻振蕩的問題，提高電機(jī)在中、低速運(yùn)行的性能。電機(jī)的掃描范圍與理論值基本接近；微步距在誤差允許的范圍內(nèi)也基本可以滿足要求。
標(biāo)簽： FPGA DSP 步進(jìn)電機(jī)
上傳時(shí)間： 2013-04-24
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隨著數(shù)字視頻廣播的發(fā)展，觀眾將會(huì)面對(duì)越來(lái)越多綜合或?qū)ｉT頻道的選擇，欣賞到更高品質(zhì)，更多服務(wù)的節(jié)目。而廣播業(yè)者則要為這些節(jié)目的版權(quán)購(gòu)買，制作而承受更高的成本，單純的廣告收入已經(jīng)不夠。要求對(duì)用戶收取一定的收視費(fèi)用，而另一方面，調(diào)查也顯示用戶是愿意預(yù)付一定費(fèi)用以獲得更好服務(wù)的。條件接受系統(tǒng)(Conditional Access system)就是為了商業(yè)目的而對(duì)某些廣播服務(wù)實(shí)施接入控制，決定一個(gè)數(shù)字接受設(shè)備能否將特定的廣播節(jié)目展現(xiàn)給最終用戶的系統(tǒng)。CA技術(shù)要求既能使用戶自由選擇收看節(jié)目又能保護(hù)廣播業(yè)者的利益，確算只有已支付了或即將支付費(fèi)用的用戶才能收看到所選的電視節(jié)目。在數(shù)字電視領(lǐng)域中，CA系統(tǒng)無(wú)疑將成為發(fā)展新服務(wù)的必需條件。但是在不同的運(yùn)營(yíng)商可能會(huì)使用不同的CA系統(tǒng)，在不同的CA系統(tǒng)之間進(jìn)行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個(gè)用戶接收設(shè)備中應(yīng)集成相應(yīng)的解擾模塊。在我國(guó)國(guó)家標(biāo)準(zhǔn)--數(shù)字電視條件接收系統(tǒng)GY/Z 175-2001的附錄H中有詳細(xì)的描述。 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 首先本文簡(jiǎn)要介紹CA系統(tǒng)的目的和組成，F(xiàn)PGA的結(jié)構(gòu)和原理，優(yōu)勢(shì)。然后介紹了利用FPGA來(lái)實(shí)現(xiàn)CA系統(tǒng)主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結(jié)構(gòu)，軟件仿真，劃分硬件模塊，硬件性能分析，驗(yàn)證平臺(tái)構(gòu)建，硬件實(shí)現(xiàn)等。 然后對(duì)以上各個(gè)部分做詳細(xì)的闡述。同時(shí)為了指導(dǎo)FPGA設(shè)計(jì)，給出了FPGA的結(jié)構(gòu)和原理與FPGA設(shè)計(jì)的基本原則、設(shè)計(jì)的基本技巧、設(shè)計(jì)的基本流程； 最后給出了該加擾系統(tǒng)的測(cè)試與驗(yàn)證方法以及驗(yàn)證和測(cè)試結(jié)果。
上傳時(shí)間： 2013-06-22
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設(shè)計(jì)了一種適合于H.264 的變字長(zhǎng)解碼器根據(jù)碼流特點(diǎn)進(jìn)行模塊劃分減少硬件開銷采用并行結(jié)構(gòu)解NAL 包解碼效率高采用了桶形移位器進(jìn)行并行解碼每個(gè)時(shí)鐘解一個(gè)碼字采用Verilog 語(yǔ)言進(jìn)行設(shè)計(jì)仿真并通過
上傳時(shí)間： 2013-07-15
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離散余弦變換(DCT)及其反變換(IDCT)在圖像編解碼方面應(yīng)用十分廣泛，至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等國(guó)際標(biāo)準(zhǔn)所采用。由于其計(jì)算量較大，軟件實(shí)現(xiàn)往往難以滿足實(shí)時(shí)處理的要求，因而在很多實(shí)際應(yīng)用中需要采用硬件設(shè)計(jì)的DCT/IDCT處理電路來(lái)滿足我們對(duì)處理速度的要求。本文所研究的內(nèi)容就是針對(duì)圖像處理應(yīng)用的8×8二維DCT/IDCT處理核的硬件實(shí)現(xiàn)。 本文首先介紹了DCT和IDCT在圖像處理中的作用和原理，詳細(xì)說明了DCT變換實(shí)現(xiàn)圖像壓縮的過程，并與其它變換比較說明了用DCT變換實(shí)現(xiàn)圖像壓縮的優(yōu)勢(shì)。接著，分析研究了DCT的各種快速算法，總結(jié)了前人對(duì)DCT快速算法及其實(shí)現(xiàn)所做的研究。本文給出了兩種性能、資源上有一定差異的二維DCT/IDCT的FPGA設(shè)計(jì)方案。兩種方案均利用DCT的行列分離特性，采用流水線設(shè)計(jì)技術(shù)，將二維DCT/IDCT實(shí)現(xiàn)轉(zhuǎn)化為兩個(gè)一維DCT/IDCT實(shí)現(xiàn)。在一維DCT/IDCT設(shè)計(jì)中，根據(jù)圖像處理的特點(diǎn)對(duì)Loeffler算法的數(shù)據(jù)流進(jìn)行了優(yōu)化，通過合理安排時(shí)鐘周期數(shù)和簡(jiǎn)化各周期內(nèi)的操作，大大縮短了關(guān)鍵路徑的執(zhí)行時(shí)間，從而提高了流水線的執(zhí)行速度。最后，對(duì)所設(shè)計(jì)的DCT/IDCT處理核進(jìn)行了綜合和時(shí)序仿真。 結(jié)果表明，當(dāng)使用Altera公司的MERCURY系列FPGA器件時(shí)，本文設(shè)計(jì)的方案一能夠在116M時(shí)鐘頻率下正確完成8×8的二維DCT或IDCT的邏輯運(yùn)算，消耗2827個(gè)邏輯單元；方案二能夠在74M時(shí)鐘頻率下正常工作，消耗1629個(gè)邏輯單元。
上傳時(shí)間： 2013-07-14
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本文提出了一種適合于嵌入式SoC的USB器件端處理器的硬件實(shí)現(xiàn)結(jié)構(gòu)。并主要研究了USB器件端處理器的RTL級(jí)實(shí)現(xiàn)及FPGA原型驗(yàn)證、和ASIC實(shí)現(xiàn)研究，包括從模型建立、算法仿真、各個(gè)模塊的RTL級(jí)設(shè)計(jì)及仿真、FPGA的下載測(cè)試和ASIC的綜合分析。它的速度滿足預(yù)定的48MHz，等效門面積不超過1萬(wàn)門，完全可應(yīng)用于SOC設(shè)計(jì)中。 本文重點(diǎn)對(duì)嵌入式USB器件端處理器的FPGA實(shí)現(xiàn)作了研究。為了準(zhǔn)確測(cè)試本處理器的運(yùn)行情況，本文應(yīng)用串口傳遞測(cè)試數(shù)據(jù)入FPGA開發(fā)板，測(cè)試模塊讀入測(cè)試數(shù)據(jù)，發(fā)送入PC機(jī)的主機(jī)端。通過NI-VISA充當(dāng)軟件端，檢驗(yàn)測(cè)試數(shù)據(jù)的正確。
上傳時(shí)間： 2013-07-24
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