從iccavr7中破解得到的lib庫源代碼，對于avr單片及開發有很大幫助。
上傳時間： 2017-07-12
上傳用戶：520
EZ-USB 數據采集卡單片機程序。把三個文件放在同一文件夾中，用keil-c編譯其中的.c文件，生成一個.hex文件，用燒寫器把.hex文件下載到單片機上。
上傳時間： 2013-12-20
上傳用戶：洛木卓
1.執行「解kavo步驟1.bat」重開機 2.執行「解kavo步驟2.bat」 ★：病毒解完後，如有插入隨身碟時請按住「Shift鍵」不要放開直到偵測完畢後 再執行「刪除隨身碟中的autorun.bat」 將會刪除隨身碟(含所有磁碟)中的autorun.inf 順便建立同檔名的資料夾，用來防止再被被毒寫入自動執行檔。
上傳時間： 2017-08-11
上傳用戶：yan2267246
本文介紹了一種基于NIOS II軟核處理器實現對LCD-LQ057Q3DC02控制的新方法。在設計中利用FPGA的Altera的SOPC Builder定制NIOS II軟核處理器及其與顯示功能相關的“軟” 硬件模塊來協同實現顯示控制的軟硬件設計。利用SOPC技術，將NIOS II CPU和LCD控制器放在同一片FPGA中，解決了通常情況下必須使用LCD 控制專用芯片才能解決LCD顯示的問題。
標簽： NIOS Builder Altera LCD-LQ
上傳時間： 2017-09-06
上傳用戶：天涯
Windows CE.Net 5.0 的相機驅動程式原始碼，簡單修改後可用！
上傳時間： 2013-12-24
上傳用戶：caixiaoxu26
基于51單片機的時間片輪訓程序，程序中有五個任務。 1.按鍵1掃描任務 2.按鍵2掃描任務 3.led1驅動任務 4.led2驅動任務 5.led3驅動任務
標簽： 程序
上傳時間： 2019-05-21
上傳用戶：zhai8765
傳統的嵌入式程序設計，主要采用前/ 后臺系統或超級循環系統,應用程序是一個無限循環，循環中 調用相應的函數完成操作，中斷服務程序處理異步事件，這種系統處理信息的實時性較差，RTOS（實時操作 系統）解決了這一問題。如果把RTOS 應用在ARM Cortex- M3 架構的單片機上，配合其先進的硬件設計， 將使嵌入式軟件的實時性能產生質的飛躍。
上傳時間： 2020-03-15
上傳用戶：moon
內容簡介 介紹了一般微處押器核鮒設計原理、基于微處邦器核的SoC設計的其本機念甜方法,通過對ARM系列處理器核和 CPU核的詳小描述,說明微處理器及外接口的設計原理和方法。同時也綜述了ARM系列她理器核和最新ARM核的 研發戰果以政ARM和Thmb踹積模型,對SC設計中涉及到的行儲器層次、 Cache存儲器管誣、片上總線片|:調和 產品測試等主要間黥進行了論述。在此基礎上給出了幾個基于ARM核的SoC嵌人式應用的實例。最后對基于異步設計 的ARM核 AMCLET及異步SUC子系統 AMUlET3打的研究進行了介紹 木書的特點是將基于ARM微處理器核的SC設計和實際恢人式系統的應用集成于一體,對于基于ARM核的S設計 和嵌λ式系統開發者來說是一本很好的參考手冊。可用作計算機科學拉術與應用電氣T程、電∫科學與技術專業科牛及碩 研究生的教材,也可作為從事集成電路設計的[程技術人員、于ARM的嵌入式系統應用開發技術入員的參考書。
上傳時間： 2020-04-02
上傳用戶：hongpixiaozhu
用于FLUENT中模擬矩形腔內添加翅片的情形
標簽： 仿真模擬
上傳時間： 2020-05-22
上傳用戶：學無止境2020
FPGA片內FIFO讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明，使用 FPGA 內部的 FIFO 以及程序對該 FIFO 的數據讀寫操作。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時鐘 input rst_n //復位信號，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫數據wire wr_en; //FIFO寫使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數據wire full; //FIFO滿信號 wire empty; //FIFO空信號 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產生FIFO寫入的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開始寫FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產生FIFO讀的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上傳時間： 2021-12-19
上傳用戶：20125101110
