瑞芯Rknano主要技術(shù)參數(shù) ARM + Hardware Accelerator ，最大主頻120M 支持8/16位LCD，支持MCU屏，最大分辨率160x128 支持SD、I2S、I2C接口，內(nèi)置PWM控制器 8bit ECC NAND FLASH控制器，支持4片選，SLC/MCL
標(biāo)簽： Rknano 瑞芯 技術(shù)參數(shù)
上傳時(shí)間： 2013-04-24
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最新的研究進(jìn)展是OFDM的出現(xiàn)，并且在2000年出現(xiàn)了第一個(gè)采用此技術(shù)的無線標(biāo)準(zhǔn)(HYPERLAN-Ⅱ)。由于它與TDMA及CDMA相比能處理更高數(shù)據(jù)速率，因此可以預(yù)想在第四代系統(tǒng)中也將使用此技術(shù)。 寬帶應(yīng)用和高速率數(shù)據(jù)傳輸是OFDM調(diào)制/多址技術(shù)通信系統(tǒng)的重要特征之一。作者通過參與國家863計(jì)劃項(xiàng)目“OFDM通信系統(tǒng)”一年以來的研發(fā)工作，對OFDM通信系統(tǒng)及相關(guān)技術(shù)有了深入的理解，積累了大量實(shí)際經(jīng)驗(yàn)，并在相關(guān)工作中取得了部分研究成果。 另一方面，關(guān)于寬帶自適應(yīng)均衡技術(shù)的研究在近年來也引起了廣泛的關(guān)注。它是補(bǔ)償信道畸變的重要的技術(shù)之一。作者通過參與該項(xiàng)目FPGA部分的開發(fā)與調(diào)試工作，基于單片F(xiàn)PGA實(shí)現(xiàn)了均衡部分；此外，作者在頻域自適應(yīng)均衡算法方面也取得了一些理論成果。 本文的主體部分就是根據(jù)上述工作的內(nèi)容展開的。 首先介紹了本課題相關(guān)技術(shù)的發(fā)展情況，主要包括：OFDM系統(tǒng)的技術(shù)原理、技術(shù)優(yōu)勢、歷史和現(xiàn)狀，均衡技術(shù)的特點(diǎn)和發(fā)展等。末尾敘述了本課題的來源和研究意義，并簡介了作者的主要工作和貢獻(xiàn)。確定將WSSUS分布和瑞利衰落作為本文研究的信道模型。主要分析了常用的時(shí)域均衡器，均是單載波非擴(kuò)頻數(shù)字調(diào)制中常用到的均衡器和均衡算法，為接下來的進(jìn)一步研究作理論參考。 接著，論述了均衡必須用到的信道估計(jì)技術(shù)。重點(diǎn)就該方案的核心算法(頻域均衡算法)進(jìn)行了數(shù)學(xué)上進(jìn)行了較深入的研究，建立系統(tǒng)模型，并據(jù)此推導(dǎo)了三種頻域均衡的算法：頻域消除HICI，Gauss-Seidel迭代算法，頻域線性內(nèi)插。采用WSSUS信道模型進(jìn)行了計(jì)算機(jī)仿真，得出了采用這些均衡算法在不同條件下的性能曲線。并且系統(tǒng)地、有重點(diǎn)地對該方案的原理和實(shí)質(zhì)進(jìn)行了較深入的討論。歸納比較了各種算法的算法復(fù)雜度和能達(dá)到的性能，并且結(jié)合信道糾錯(cuò)編解碼進(jìn)行了細(xì)致的分析。進(jìn)一步嘗試設(shè)計(jì)了無線局域網(wǎng)OFDM系統(tǒng)的設(shè)計(jì)，采用典型的歐洲Hyperlan2系統(tǒng)為例，把研究成果引入到實(shí)際的整個(gè)系統(tǒng)中來看。結(jié)合具體的系統(tǒng)指出了該均衡算法在抗衰落和相位偏移方面的應(yīng)用。 最后，描述了利用Xilinx的xc2v3000-4FG676型號芯片針對OFDM系統(tǒng)實(shí)現(xiàn)頻域自適應(yīng)均衡的方法，主要給出了設(shè)計(jì)方法、時(shí)序仿真結(jié)果和處理速度估值等；并結(jié)合最新的FPGA發(fā)展動態(tài)和特點(diǎn)，對基于FPGA實(shí)現(xiàn)其他均衡算法的升級空間進(jìn)行了討論。 本文的結(jié)束語中，對作者在本文中所作貢獻(xiàn)進(jìn)行了總結(jié)，并指出了仍有待深入研究的幾個(gè)問題。
上傳時(shí)間： 2013-04-24
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偏振模色散(PMD)是限制光通信系統(tǒng)向高速率和大容量擴(kuò)展的主要障礙，尤其是160Gb/s光傳輸系統(tǒng)中，由PMD引起的脈沖畸變現(xiàn)象更加嚴(yán)重。為了克服PMD帶來的危害，國內(nèi)外已經(jīng)開始了對PMD補(bǔ)償?shù)难芯俊５悄壳暗难a(bǔ)償系統(tǒng)復(fù)雜、成本高且補(bǔ)償效果不理想，因此采用前向糾錯(cuò)(FEC)和偏振擾偏器配合抑制PMD的方法，可以實(shí)現(xiàn)低成本的PMD補(bǔ)償。 在實(shí)驗(yàn)中將擾偏器連入光時(shí)分復(fù)用系統(tǒng)，通過觀察其工作前后的脈沖波形，發(fā)現(xiàn)擾偏器的應(yīng)用改善了系統(tǒng)的性能。隨著系統(tǒng)速率的提高，對擾偏器速率的要求也隨之提高，目前市場上擾偏器的速率無法滿足160Gb/s光傳輸系統(tǒng)要求。通過對偏振擾偏器原理的分析，決定采用高速控制電路驅(qū)動偏振控制器的方法來實(shí)現(xiàn)高速擾偏器的設(shè)計(jì)。擾偏器采用鈮酸鋰偏振控制器，其響應(yīng)時(shí)間小于100ns，是目前偏振控制器能夠達(dá)到的最高速率，但是將其用于160Gb/s高速光通信系統(tǒng)擾偏時(shí)，這個(gè)速率仍然偏低，因此，提出采用多段鈮酸鋰晶體并行擾偏的方法，彌補(bǔ)鈮酸鋰偏振控制器速率低的問題。通過對幾種處理器的分析和比較，選擇DSP+FPGA作為控制端，DSP芯片用于產(chǎn)生隨機(jī)數(shù)據(jù)，F(xiàn)PGA芯片具有豐富的I/O引腳，工作頻率高，可以實(shí)現(xiàn)大量數(shù)據(jù)的快速并行輸出。這樣的方案可以充分發(fā)揮DSP和FPGA各自的優(yōu)勢。另外對數(shù)模轉(zhuǎn)換芯片也要求響應(yīng)速度快，本論文以FPGA為核心，完成了FPGA與其它芯片的接口電路設(shè)計(jì)。在QuartusⅡ集成環(huán)境中進(jìn)行FPGA的開發(fā)，使用VHDL語言和原理圖輸入法進(jìn)行電路設(shè)計(jì)。 本文設(shè)計(jì)的偏振擾偏器在高速控制電路的驅(qū)動下，可以實(shí)現(xiàn)大量的數(shù)據(jù)處理，采用多段鈮酸鋰晶體并行工作的方法，可以提高偏振擾偏器的速率。利用本方案制作的擾偏器具有高擾偏速率，適合應(yīng)用于160Gb/s光通信系統(tǒng)中進(jìn)行PMD補(bǔ)償。
上傳時(shí)間： 2013-04-24
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激光測距是激光技術(shù)在軍事上最早和最成熟的應(yīng)用，自1961．年美國休斯飛機(jī)公司研制成功世界上第一臺激光測距機(jī)之后，激光測距技術(shù)發(fā)展迅速。如今，它已經(jīng)被廣泛運(yùn)用于軍用領(lǐng)域和民用領(lǐng)域。為了進(jìn)一步提高我國激光測距水平，研制更高性能激光測距機(jī)依然是我國國防科技研究中的重要課題之一。其中，測距精度是激光測距機(jī)的一個(gè)重要參數(shù)。而激光測距機(jī)能否準(zhǔn)確的檢測激光回波信號將直接影響測距精度。 脈沖激光測距系統(tǒng)主要包括激光發(fā)射子系統(tǒng)、激光回波探測子系統(tǒng)、回波檢測與主控子系統(tǒng)、終端顯示子系統(tǒng)等組成。其中設(shè)計(jì)高精度激光回波檢測與主控子系統(tǒng)是實(shí)現(xiàn)高精度激光測距的核心問題。傳統(tǒng)激光回波檢測與主控子系統(tǒng)通常采用分立元件和小規(guī)模集成電路設(shè)計(jì)，電路復(fù)雜且精度較低。隨著數(shù)字電路設(shè)計(jì)技術(shù)的發(fā)展，已出現(xiàn)大規(guī)模可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)。采用FPGA代替?zhèn)鹘y(tǒng)的分立元件和小規(guī)模集成電路來設(shè)計(jì)激光回波檢測與主控子系統(tǒng)，不僅提高了回波檢測精度，同時(shí)簡化了整個(gè)測距系統(tǒng)的設(shè)計(jì)。 本文研究了將激光回波信號直接送入FPGA進(jìn)行檢測的方案。同時(shí)，采用這種方案設(shè)計(jì)了一種激光回波檢測系統(tǒng)，并把它成功運(yùn)用在一引信項(xiàng)目中。這種方案電路設(shè)計(jì)簡單，易于實(shí)現(xiàn)。在實(shí)際應(yīng)用中，由于激光回波探測子系統(tǒng)只是完成由光信號到電信號的轉(zhuǎn)換及簡單放大，理論分析和試驗(yàn)結(jié)果均表明，采用該方案進(jìn)行回波檢測的精度較低，這種回波檢測方法也只能應(yīng)用在測距精度要求低的項(xiàng)目中。 為了滿足另一高精度測距項(xiàng)目的需要，在FPGA直接進(jìn)行激光回波檢測方案的基礎(chǔ)上，設(shè)計(jì)了一種高精度激光回波檢測系統(tǒng)。文中介紹了其實(shí)現(xiàn)原理，理論上分析了該系統(tǒng)所能達(dá)到的回波檢測精度及整機(jī)測距系統(tǒng)的測距精度。與第一種方案相比，該方案引入了超高速數(shù)據(jù)采集電路。由于采樣速率高達(dá)lGsps，該方案實(shí)現(xiàn)的難點(diǎn)在于如何保證數(shù)據(jù)采集電路的穩(wěn)定工作。文中從總體方案的設(shè)計(jì)，到器件的選型，硬件電路板的實(shí)現(xiàn)等方面做了詳細(xì)的闡述，最終完成了系統(tǒng)硬件電路設(shè)計(jì)。接著介紹了系統(tǒng)程序設(shè)計(jì)。后面給出了試驗(yàn)測試結(jié)果，該系統(tǒng)工作穩(wěn)定，性能良好。系統(tǒng)設(shè)計(jì)中引入的超高速數(shù)據(jù)采集電路有著廣泛的應(yīng)用，為其他相關(guān)設(shè)計(jì)提供了參考。最后，對全文做了工作總結(jié)，并給出了接下來的后續(xù)工作與展望。 本文在高速FPGA對激光回波信號檢測方向取得了一定的成果，為進(jìn)一步研究提供了參考價(jià)值。
標(biāo)簽： FPGA 激光 回波 中的應(yīng)用
上傳時(shí)間： 2013-06-13
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本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計(jì)方案既可以制成高性能的單片差錯(cuò)控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計(jì)的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計(jì)方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計(jì)方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計(jì)。為了提高譯碼性能，減小譯碼差錯(cuò)，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計(jì)數(shù)的工作。 與基于軟件實(shí)現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計(jì)。通過對譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時(shí)間： 2013-04-24
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數(shù)字信息在有噪聲的信道中傳輸時(shí)，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯(cuò)控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實(shí)現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運(yùn)用廣泛，被ITU選入第三代移動通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。 本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺做了相應(yīng)的譯碼性能仿真。我們設(shè)計(jì)了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計(jì)上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計(jì)中采用計(jì)數(shù)器、定時(shí)器等器件實(shí)現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個(gè)ACS模塊并行運(yùn)行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲器讀寫時(shí)間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計(jì)結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實(shí)現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運(yùn)行于40MHZ系統(tǒng)時(shí)鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強(qiáng)的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動通信系統(tǒng)。
上傳時(shí)間： 2013-06-24
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近年來LED顯示技術(shù)發(fā)展迅速,LED全彩顯示屏得到了廣泛的應(yīng)用.LED顯示技術(shù)涵蓋了微機(jī)控制、視頻、光學(xué)、機(jī)械和數(shù)字圖像處理等多種技術(shù).針對現(xiàn)有LED顯示系統(tǒng)數(shù)據(jù)傳輸和顯示存在的缺陷和開發(fā)難度,本文提出并實(shí)現(xiàn)了一種新型的LED顯示系統(tǒng)方案.該方案把ARM處理器應(yīng)用到LED顯示屏中,采用FPGA技術(shù)開發(fā)了LED顯示屏系統(tǒng).本文主要討論了利用網(wǎng)絡(luò)傳輸LED顯示數(shù)據(jù)的實(shí)現(xiàn)方法,包括嵌入式系統(tǒng)的設(shè)計(jì)以及TCP/IP協(xié)議的實(shí)現(xiàn)等分析和設(shè)計(jì)工作.全文分為七章,首先提出現(xiàn)有LED顯示系統(tǒng)數(shù)據(jù)傳輸和顯示存在的缺陷和開發(fā)難度,然后提出新的LED顯示系統(tǒng)方案,并論證該方案的可行性.接著闡述了作者采用的嵌入式系統(tǒng)的設(shè)計(jì)方法和過程.第三章和第四章是嵌入式系統(tǒng)的設(shè)計(jì)和TCP/IP協(xié)議的實(shí)現(xiàn),其中包括硬件和軟件的設(shè)計(jì)以及嵌入式操作系統(tǒng)μ C/OS-Ⅱ的移植.詳細(xì)地分析了基于LPC2214芯片的操作系統(tǒng)移植步驟和過程.本文使用的是1wIP網(wǎng)關(guān)協(xié)議,把其應(yīng)用于μ C/OS-Ⅱ,實(shí)現(xiàn)了LED顯示屏的網(wǎng)絡(luò)通信,還分析了RTL8019芯片的工作過程,編寫了有關(guān)驅(qū)動代碼.在第五章和第六章中闡述了LED顯示屏顯示原理和利用FPGA實(shí)現(xiàn)LED顯示的驅(qū)動開發(fā)過程,利用占空比法實(shí)現(xiàn)LED顯示屏的灰度顯示,使用VHDL語言描述LED顯示屏的灰度實(shí)現(xiàn)邏輯.最后根據(jù)本文的方案實(shí)現(xiàn)了LED顯示屏的彩色顯示,通過分析比較,該方案可行并且達(dá)到了預(yù)定的要求.
標(biāo)簽： FPGA LED 嵌入式系統(tǒng) 中的應(yīng)用
上傳時(shí)間： 2013-04-24
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信息技術(shù)的不斷發(fā)展,對信息的安全提出了更高的要求.在應(yīng)用公鑰密碼體制的時(shí)候,對密鑰長度要求越來越大,處理的速度要求越來越快.而基于橢圓曲線離散對數(shù)問題的橢圓曲線密碼體制,因其每比特最大的安全性,受到了越來越廣泛的注意.橢圓曲線密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實(shí)現(xiàn)也成為一個(gè)關(guān)注的方面.該文按照確定有限域、選取曲線參數(shù)、劃分結(jié)構(gòu)模塊、優(yōu)化模塊算法、實(shí)現(xiàn)模塊設(shè)計(jì),驗(yàn)證模塊功能的順序進(jìn)行書寫.為了硬件實(shí)現(xiàn)上的方便,設(shè)計(jì)選擇了含有Ⅱ型優(yōu)化正規(guī)基的伽略域GF(2191),并在該域上構(gòu)造了隨機(jī)的橢圓曲線.根據(jù)層次化、結(jié)構(gòu)化的設(shè)計(jì)思路,將橢圓曲線上的標(biāo)量乘法運(yùn)算劃分成兩個(gè)運(yùn)算層次:橢圓曲線上的運(yùn)算和有限域上的運(yùn)算.模塊劃分之后,利用自底向上的設(shè)計(jì)思路,主要針對有限域上的乘法運(yùn)算進(jìn)行了重要的改進(jìn),并對加法群中的標(biāo)量乘運(yùn)算的算法進(jìn)行了分析、證明,以達(dá)到面積優(yōu)化和快速執(zhí)行的效果.具體設(shè)計(jì)中,采用硬件描述語言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺上進(jìn)行電路設(shè)計(jì).完成了各個(gè)模塊的設(shè)計(jì)輸入和仿真.設(shè)計(jì)選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進(jìn)行綜合、布局、布線和時(shí)序仿真.文中給出了橢圓曲線上的點(diǎn)加、倍點(diǎn)和標(biāo)量乘法模塊的具體設(shè)計(jì)結(jié)構(gòu)框圖.并且根據(jù)橢圓曲線的標(biāo)量乘特點(diǎn),提出了合適的驗(yàn)證方案.該設(shè)計(jì)完成了橢圓曲線上的標(biāo)量乘法運(yùn)算.設(shè)計(jì)主要針對資源受限的應(yīng)用環(huán)境:改進(jìn)了有限域上的乘法運(yùn)算、使用了沒有預(yù)處理的標(biāo)量乘算法.改進(jìn)后的橢圓曲線標(biāo)量乘法需要2,741,998個(gè)邏輯單元,在100MHz的時(shí)鐘約束下,運(yùn)行一次標(biāo)量乘法運(yùn)算需要567.69us.該次設(shè)計(jì)的結(jié)果可以直接用來構(gòu)造橢圓曲線上的簽名、驗(yàn)證、密鑰交換等算法.
標(biāo)簽： FPGA 橢圓曲線 密碼體制 乘法運(yùn)算
上傳時(shí)間： 2013-05-24
上傳用戶：zhuo0008
本論文主要對無線擴(kuò)頻集成電路設(shè)計(jì)中的信道編解碼算法進(jìn)行研究并對其FPGA實(shí)現(xiàn)思路和方法進(jìn)行相關(guān)研究。 近年來無線局域網(wǎng)IEEE802.11b標(biāo)準(zhǔn)建議物理層采用無線擴(kuò)頻技術(shù)，所以開發(fā)一套擴(kuò)頻通信芯片具有重大的現(xiàn)實(shí)意義。無線擴(kuò)頻通信系統(tǒng)與常規(guī)通信相比，具有很強(qiáng)的抗干擾能力，并具有信息蔭蔽、多址保密通信等特點(diǎn)。無線信道的特性較復(fù)雜，因此在無線擴(kuò)頻集成電路設(shè)計(jì)中，加入信道編碼是提高芯片穩(wěn)定性的重要方法。 在了解擴(kuò)頻通信基本原理的基礎(chǔ)上，本文提出了“串聯(lián)級聯(lián)碼+兩次交織”的信道編碼方案。串聯(lián)的級聯(lián)碼由外碼——(15，9，4)里德-所羅門(Reed-Solomon)碼，和內(nèi)碼-(2，1，3)卷積碼構(gòu)成，交織則采用交織深度為4的塊交織。重點(diǎn)對RS碼的時(shí)域迭代譯碼算法和卷積碼的維特比譯碼算法進(jìn)行了詳細(xì)的討論，并完成信道編譯碼方案的性能仿真及用FPGA實(shí)現(xiàn)的方法。 計(jì)算機(jī)仿真的結(jié)果表明，采用此信道編碼方案可以較好的改善現(xiàn)有仿真系統(tǒng)的誤符號率。 本論文的內(nèi)容安排如下：第一章介紹了無線擴(kuò)頻通信技術(shù)的發(fā)展?fàn)顟B(tài)以及國內(nèi)外開發(fā)擴(kuò)頻通信芯片的現(xiàn)狀，并給出了本論文的研究內(nèi)容和安排。第二章主要介紹了擴(kuò)頻通信的基本原理，主要包括擴(kuò)頻通信的定義、理論基礎(chǔ)和分類，直接序列擴(kuò)頻通信方式的數(shù)學(xué)模型。第三章介紹了基本的信道編碼原理，信道編碼的分類和各自的特點(diǎn)。第四章給出了本課題選擇的信道編碼方案——“串聯(lián)級聯(lián)碼+兩次交織”，詳細(xì)討論了方案中里德-所羅門(Reed-Solomon)碼和卷積碼的基本原理、編碼算法和譯碼算法。最后給出編碼方案的實(shí)際參數(shù)。第五章對第四章提出的編碼方案進(jìn)行了性能仿真。第六章結(jié)合項(xiàng)目實(shí)際，討論了FPGA開發(fā)基帶擴(kuò)頻通信系統(tǒng)的設(shè)計(jì)思路和方法。首先對FPGA開發(fā)流程以及實(shí)際開發(fā)的工具進(jìn)行了簡要的介紹，然后給出了擴(kuò)頻通信系統(tǒng)的總體設(shè)計(jì)。對發(fā)射和接收子系統(tǒng)中信道編碼、解碼等相關(guān)功能模塊的實(shí)現(xiàn)原理和方法進(jìn)行分析。第七章對論文的工作進(jìn)行總結(jié)。
標(biāo)簽： FPGA 無線擴(kuò)頻 信道編解 技術(shù)研究
上傳時(shí)間： 2013-07-18
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現(xiàn)場可編程邏輯門陣列(FPGA)具有開發(fā)周期短、成本小、風(fēng)險(xiǎn)低和現(xiàn)場可靈活配置等優(yōu)點(diǎn),可以在更短的時(shí)間實(shí)現(xiàn)更復(fù)雜的功能,使得基于FPGA的開發(fā)平臺的研究成為工業(yè)界和學(xué)術(shù)界日益關(guān)注的問題.基于FPGA的高集成度、高可靠性,可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中,實(shí)現(xiàn)片上系統(tǒng),從而大大縮小其體積,因此以FPGA為代表的可編程邏輯器件應(yīng)用日益廣泛.在國外,FPGA技術(shù)發(fā)展與應(yīng)用已達(dá)到相當(dāng)高的程度;而在國內(nèi),FPGA技術(shù)發(fā)展仍處在起步階段,與國外相比還存在較大的差距.本文提出了一種FPGA通用接口開發(fā)平臺的設(shè)計(jì)思路,研制了一種FPGA快速實(shí)驗(yàn)開發(fā)裝置,對研制過程中遇到的軟、硬件問題加以歸納總結(jié),提高了系統(tǒng)運(yùn)行效率.分別研究了基于FPGA器件Altera公司的FLEX6000的字符型LCD、PC機(jī)ISA總線,基于FLEX10K的圖像點(diǎn)陣型LCD、PC機(jī)PCI總線接口中.最后通過一個(gè)通用實(shí)驗(yàn)裝置系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn),綜合上述應(yīng)用,介紹了FPGA實(shí)驗(yàn)系統(tǒng)的軟件開發(fā)環(huán)境,實(shí)現(xiàn)了基于FGPA的交通信號燈邏輯控制和電子鐘,研究了FPGA技術(shù)在通用接口控制器設(shè)計(jì)中的應(yīng)用.
標(biāo)簽： FPGA 現(xiàn)場可編程 應(yīng)用研究 邏輯門
上傳時(shí)間： 2013-04-24
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