這是一些對(duì)SD卡操作必須知道的一些原理和應(yīng)用編程。
上傳時(shí)間： 2013-08-02
上傳用戶(hù)：sh19831212
在微機(jī)上模擬I2C總線的設(shè)計(jì)，用并行口的D0（PIN2）模擬SCL信號(hào)，用D1（PIN3）模擬SDA信號(hào)。
上傳時(shí)間： 2013-07-14
上傳用戶(hù)：xuanchangri
IC卡標(biāo)準(zhǔn)14443-4，全英文標(biāo)準(zhǔn)文件，第4部分--傳輸協(xié)議，1999年版本。
標(biāo)簽： 14443 IC卡 標(biāo)準(zhǔn)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：zhaiyanzhong
嵌入式linux系統(tǒng)的網(wǎng)絡(luò)編程（C++）在ARM上實(shí)現(xiàn)視頻會(huì)議，此程序獲得全國(guó)研究生電子大賽一等獎(jiǎng)。壓縮包內(nèi)為全部源碼，包括音頻、視頻（H.264）socket部分。
上傳時(shí)間： 2013-07-07
上傳用戶(hù)：15528028198
飛思卡爾攝像頭組，簡(jiǎn)單可跑程序，可以研究，把針腳接對(duì)就沒(méi)有問(wèn)題了
上傳時(shí)間： 2013-05-16
上傳用戶(hù)：skhlm
講述基于51單片機(jī)的IC卡門(mén)禁系統(tǒng)的原理講述，電路圖設(shè)計(jì)仿真及c語(yǔ)言程序，
標(biāo)簽： IC卡 門(mén)禁 系統(tǒng)原理
上傳時(shí)間： 2013-05-25
上傳用戶(hù)：luominghua
在CortexM0上移植ucos-ii,用的是NXP公司的LPC1114處理器，ucos-ii版本是V2.86，初學(xué)者可以作為參考^_^
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：fuzhoulinzexu
飛思卡爾 攝像頭 電路圖，飛思卡爾 攝像頭 電路圖飛思卡爾 攝像頭 電路圖
上傳時(shí)間： 2013-06-01
上傳用戶(hù)：daguda
網(wǎng)卡芯片RTL8019AS中文資料,不想看英文的可以參考一下這個(gè)文檔^_^
標(biāo)簽： 8019 RTL AS 網(wǎng)卡芯片
上傳時(shí)間： 2013-08-05
上傳用戶(hù)：as275944189
高性能ADC產(chǎn)品的出現(xiàn)，給混合信號(hào)測(cè)試領(lǐng)域帶來(lái)前所未有的挑戰(zhàn)。并行ADC測(cè)試方案實(shí)現(xiàn)了多個(gè)ADC測(cè)試過(guò)程的并行化和實(shí)時(shí)化，減少了單個(gè)ADC的平均測(cè)試時(shí)間，從而降低ADC測(cè)試成本。本文實(shí)現(xiàn)了基于FPGA的ADC并行測(cè)試方法。在閱讀相關(guān)文獻(xiàn)的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測(cè)試方法和測(cè)試流程。使用FPGA實(shí)現(xiàn)時(shí)域參數(shù)評(píng)估算法和頻域參數(shù)評(píng)估算法，并對(duì)2個(gè)ADC在不同樣本數(shù)條件下進(jìn)行并行測(cè)試。 本研究通過(guò)在FPGA內(nèi)部實(shí)現(xiàn)ADC測(cè)試時(shí)域算法和頻域算法相結(jié)合的方法來(lái)搭建測(cè)試系統(tǒng)，完成了音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測(cè)試時(shí)域算法和頻域算法的FPGA實(shí)現(xiàn)。整個(gè)測(cè)試系統(tǒng)使用Angilent33220A任意信號(hào)發(fā)生器提供模擬激勵(lì)信號(hào)，共用一個(gè)FPGA內(nèi)部實(shí)現(xiàn)的采樣時(shí)鐘控制模塊。并行測(cè)試系統(tǒng)將WM8731.L片內(nèi)的兩個(gè)獨(dú)立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對(duì)其進(jìn)行串并轉(zhuǎn)換。然后對(duì)左右兩個(gè)通道分別配置一個(gè)FFT算法模塊和時(shí)域算法模塊，并行地實(shí)現(xiàn)了ADC參數(shù)的評(píng)估算法。在樣本數(shù)分別為128和4096的實(shí)驗(yàn)條件下，對(duì)WM8731L片內(nèi)2個(gè)被測(cè).ADC并行地進(jìn)行參數(shù)評(píng)估，被測(cè)參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號(hào)與噪聲諧波失真比SINAD、總諧波失真THD等5個(gè)常用參數(shù)。實(shí)驗(yàn)結(jié)果表明，通過(guò)在FPGA內(nèi)配置2個(gè)獨(dú)立的參數(shù)計(jì)算模塊，可并行地實(shí)現(xiàn)對(duì)2個(gè)相同ADC的參數(shù)評(píng)估，減小單個(gè)ADC的平均測(cè)試時(shí)間。FPGA片內(nèi)實(shí)時(shí)評(píng)估算法的實(shí)現(xiàn)節(jié)省了測(cè)試樣本傳輸至自動(dòng)測(cè)試機(jī)PC端的時(shí)間。而且只需將HDL代碼多次復(fù)制，就可實(shí)現(xiàn)多個(gè)被測(cè)ADC在同一時(shí)刻并行地被評(píng)估，配置靈活。基于FPGA的ADC并行測(cè)試方法易于實(shí)現(xiàn)，具有可行性，但由于噪聲的影響，測(cè)試精度有待進(jìn)一步提高。該方法可用于自動(dòng)測(cè)試機(jī)的混合信號(hào)選項(xiàng)卡或測(cè)試子系統(tǒng)。
標(biāo)簽： FPGA ADC 并行測(cè)試 方法研究
上傳時(shí)間： 2013-06-07
上傳用戶(hù)：gps6888
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