:針對現(xiàn)場可編程門陣列(FPGA)芯片的特點(diǎn),研究FPGA中雙向端口I/O的設(shè)計(jì),同時(shí)給出仿真初始化雙向端口I/O的方法。采用這種雙向端口的設(shè)計(jì)方法,選用Xilinx的Spartan2E芯片設(shè)計(jì)一個(gè)多通道圖像信號處理系統(tǒng)。
標(biāo)簽： FPGA 雙向端口
上傳時(shí)間： 2013-08-17
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TMS3205402Verilog HDL源碼
標(biāo)簽： 3205402 Verilog TMS HDL
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基于FPGA的交通燈的設(shè)計(jì) 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時(shí)間： 2013-08-18
上傳用戶：BOBOniu
實(shí)現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計(jì)源碼
標(biāo)簽： CPLD CCD 采集 系統(tǒng)設(shè)計(jì)
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基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
s3c2410開發(fā)板cpld源碼，希望有些參考價(jià)值
標(biāo)簽： s3c2410 cpld 開發(fā)板 源碼
上傳時(shí)間： 2013-08-20
上傳用戶：wtrl
FPGA RSIC CPU設(shè)計(jì)文檔和源碼是EDA中對CPU設(shè)計(jì)非常好用的程序
標(biāo)簽： CPU FPGA RSIC EDA
上傳時(shí)間： 2013-08-21
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通過fpga產(chǎn)生時(shí)鐘的VHDL源碼，QII7.1下調(diào)試通過
標(biāo)簽： fpga VHDL 時(shí)鐘 源碼
上傳時(shí)間： 2013-08-24
一種基于CPLD和PC I總線的視頻采集卡的設(shè)計(jì)方案
標(biāo)簽： CPLD 總線 卡的設(shè)計(jì) 視頻采集
上傳用戶：123啊
ACTEL A3P StartKit FPGA開發(fā)全套文擋（含測試源碼）
標(biāo)簽： StartKit ACTEL FPGA A3P
上傳時(shí)間： 2013-08-28
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