VHDL分頻器,利用分頻比較錯法,要實現K=324/28=8.3571428571...的分頻周期為28,18個8分頻和10個9分頻循環,所以設一個0到27的循環計數器,每當1、4、7、10、13、16、19、22、27時進行9分頻,其他時為8分頻;為使占空比盡量接近50%,需要在每一個8或9分頻中設定一下輸出幾個時鐘的0和1。
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