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  標(biāo)簽： verilog 語言 編寫 多處理器

  上傳時(shí)間： 2013-12-26

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  標(biāo)簽： verilog FPGA PWM 語言

  上傳時(shí)間： 2013-08-16

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  標(biāo)簽： verilog nnARM ARM7 語言

  上傳時(shí)間： 2015-05-10

  上傳用戶：wanghui2438

• 使用verilog語言編寫的數(shù)字鐘程序.有慢校時(shí),快校時(shí),鬧鐘等功能.免費(fèi)下載

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  標(biāo)簽： verilog 校時(shí) 語言 編寫

  上傳時(shí)間： 2014-01-26

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  標(biāo)簽： LCD verilog CPLD 語言

  上傳時(shí)間： 2014-01-05

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• 此程序?yàn)榇型ㄐ懦绦?采用verilog語言編寫的,經(jīng)過仿真驗(yàn)證已經(jīng)通過.免費(fèi)下載

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  標(biāo)簽： verilog 程序 串行通信 仿真驗(yàn)證

  上傳時(shí)間： 2013-12-23

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  標(biāo)簽： verilog 語言 編寫 模擬

  上傳時(shí)間： 2013-12-10

  上傳用戶：pinksun9

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  資源簡介：verilog語言編寫的LDPC編碼程序

  標(biāo)簽： verilog LDPC 語言 編寫

  上傳時(shí)間： 2016-05-09

  上傳用戶：hakim

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  標(biāo)簽： net 多線程 數(shù)據(jù) 程序

  上傳時(shí)間： 2013-12-15

  上傳用戶：tonyshao

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  標(biāo)簽： verilog GW 48 語言

  上傳時(shí)間： 2016-09-24

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• 用verilog語言編寫的電子鐘程序.是用GW48教學(xué)實(shí)驗(yàn)箱仿真免費(fèi)下載

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  標(biāo)簽： verilog GW 48 語言

  上傳時(shí)間： 2016-09-24

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  標(biāo)簽： verilog FPGA PWM 語言

  上傳時(shí)間： 2014-12-08

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  標(biāo)簽： verilog I2C 接口 源碼

  上傳時(shí)間： 2013-12-25

  上傳用戶：wyc199288

• UART接口的源碼測試程序、verilog語言編寫免費(fèi)下載

  資源簡介：UART接口的源碼測試程序、verilog語言編寫

  標(biāo)簽： verilog UART 接口 源碼

  上傳時(shí)間： 2017-09-07

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• vga接口的源碼測試程序、verilog語言編寫免費(fèi)下載

  資源簡介：vga接口的源碼測試程序、verilog語言編寫

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  上傳時(shí)間： 2017-09-07

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  標(biāo)簽： verilog FPGA 語言 編寫

  上傳時(shí)間： 2017-09-10

  上傳用戶：qiao8960

• 采用用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼免費(fèi)下載

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  標(biāo)簽： verilog

  上傳時(shí)間： 2022-05-22

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  標(biāo)簽： Windows Microsoft NT 4.0

  上傳時(shí)間： 2014-11-29

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  標(biāo)簽： VHDL ARM 語言 處理器

  上傳時(shí)間： 2013-12-11

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• 采用Platform Builder編寫的多線程程序免費(fèi)下載

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  標(biāo)簽： Platform Builder 編寫 多線程

  上傳時(shí)間： 2014-01-17

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• AndyChat 是一種用Perl 來編寫的多協(xié)議的控制臺(tái)聊天程序。它的目的在于提供一種共同的控制臺(tái)界面免費(fèi)下載

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  標(biāo)簽： AndyChat Perl 控制臺(tái) 編寫

  上傳時(shí)間： 2015-06-12

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• 用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)免費(fèi)下載

  資源簡介：用verilog語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)

  標(biāo)簽： verilog fpga 語言 編寫

  上傳時(shí)間： 2015-06-13

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• 一個(gè)關(guān)于聲音處理的verilog語言編寫的解碼芯片免費(fèi)下載

  資源簡介：一個(gè)關(guān)于聲音處理的verilog語言編寫的解碼芯片，可以用于FPGA處理芯片的IP核，歡迎大家來用。

  標(biāo)簽： verilog 音處理 語言 編寫

  上傳時(shí)間： 2015-06-22

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  標(biāo)簽： Windows Microsoft NT 4.0

  上傳時(shí)間： 2014-07-16

  上傳用戶：270189020

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  標(biāo)簽： java 語言 編寫 傳輸

  上傳時(shí)間： 2015-08-04

  上傳用戶：zq70996813

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  標(biāo)簽： RSA 1024 密鑰 程序

  上傳時(shí)間： 2013-12-06

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  標(biāo)簽： C語言 編寫 矩陣式 按鍵掃描

  上傳時(shí)間： 2015-09-30

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  上傳時(shí)間： 2015-10-08

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  標(biāo)簽： modulewdt verilog 語言 編寫

  上傳時(shí)間： 2013-12-23

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