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  資源簡介：<系統時序基礎理論.doc>,9頁 雖然簡短,但從其文其圖及其公式可以看出,是CPLD/FPGA設計的必修課.

  標簽： CPLD FPGA lt

  上傳時間： 2014-01-12

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  標簽： 機械設計

  上傳時間： 2013-06-30

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  上傳時間： 2013-07-10

  上傳用戶：lx9076

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  資源簡介：這是我畢業設計的！是關于管理倉庫的一個系統。用vb做的！做的不好！希望大家提意見！

  標簽： 畢業設計 倉庫 家

  上傳時間： 2014-01-22

  上傳用戶：daguda

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  標簽： 資源管理系統

  上傳時間： 2015-05-17

  上傳用戶：zhengjian

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  標簽： 管理系統

  上傳時間： 2014-01-16

  上傳用戶：aysyzxzm

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  上傳時間： 2014-01-10

  上傳用戶：youke111

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  上傳時間： 2013-12-19

  上傳用戶：lijianyu172

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  標簽： VFP 管理系統

  上傳時間： 2014-01-09

  上傳用戶：wkchong

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  資源簡介：工資管理系統的軟件.是同許設計的 是一個比較完整的工資管理系統

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  上傳時間： 2014-01-08

  上傳用戶：yuanyuan123

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  資源簡介：利用C++編寫的銀行存儲管理系統！ 這是我們課程設計的 可能還要稍作修改

  標簽： 編寫 存儲管理 修改

  上傳時間： 2013-12-08

  上傳用戶：sk5201314

• 利用C++編寫的銀行存儲管理系統！ 這是我們課程設計的免費下載

  資源簡介：利用C++編寫的銀行存儲管理系統！ 這是我們課程設計的

  標簽： 編寫 存儲管理

  上傳時間： 2014-02-16

  上傳用戶：Shaikh

• 利用C++編寫的銀行存儲管理系統！ 這是我們課程設計的 有一個錯誤免費下載

  資源簡介：利用C++編寫的銀行存儲管理系統！ 這是我們課程設計的 有一個錯誤，但影響不大

  標簽： 編寫 存儲管理 錯誤

  上傳時間： 2016-05-27

  上傳用戶：陽光少年2016

• 簡單的B/S用戶管理系統。該功能是進行網站設計的通用模塊。該管理系統登陸角色有兩種：用戶和管理員。用戶成功登錄可進行信息修改和注銷操作。管理員成功登陸后可進行查詢用戶信息、刪除用戶和注銷操作。免費下載

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  標簽： 用戶 操作 用戶管理系統 模塊

  上傳時間： 2016-06-07

  上傳用戶：windwolf2000

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  上傳時間： 2016-08-03

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  資源簡介：機房管理系統 是用VB設計的簡單的管理系統

  標簽： 機房管理 管理系統

  上傳時間： 2016-12-27

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  資源簡介：java圖書管理系統 可以用來作為畢業設計的參考

  標簽： java 圖書管理 畢業設計

  上傳時間： 2017-01-23

  上傳用戶：xinzhch

• 很好的采購管理系統論文 很全 可以為需要做畢業設計的做參考免費下載

  資源簡介：很好的采購管理系統論文 很全 可以為需要做畢業設計的做參考

  標簽： 采購管理 畢業設計 論文

  上傳時間： 2013-12-15

  上傳用戶：yepeng139

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  標簽： CPLD FPGA 數字系統設計 電子書

  上傳時間： 2013-09-06

  上傳用戶：Maple

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  標簽： FPGA 數字電視 地面廣播

  上傳時間： 2013-04-24

  上傳用戶：zzbbqq99n

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  標簽： MPEG4 FPGA 編解碼芯片 開發系統

  上傳時間： 2013-06-15

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• 該系統是一個比較簡單的高校工資管理系統免費下載

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  上傳時間： 2015-12-02

  上傳用戶：1079836864

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  上傳時間： 2013-12-24

  上傳用戶：yy541071797

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  上傳時間： 2013-12-22

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  上傳時間： 2014-01-08

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  標簽： 比較 庫存管理系統

  上傳時間： 2014-01-15

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• 這是采用mfc編寫的工資管理系統免費下載

  資源簡介：這是采用mfc編寫的工資管理系統，包括人事管理，工資管理，考勤管理，工資信息，密碼管理等，是很費心編寫的

  標簽： mfc 編寫 管理系統

  上傳時間： 2014-01-11

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  資源簡介：賽靈思 FPGA 設計時序：作為賽靈思用戶論壇的定期訪客（見 http://forums.xilinx.com），我注意到新用 戶往往對時序收斂以及如何使用時序約束 來達到時序收斂感到困惑。為幫助 FPGA 設計新手實現時序收斂，讓我們來深入了 解時序約束以及如何利用時序約束實現...

  標簽： FPGA 賽靈思 計時

  上傳時間： 2016-12-14

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  標簽： 0.5 單片機系統 機電控制

  上傳時間： 2013-06-21

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  標簽： Verilog-HDL 9.1 功能描述

  上傳時間： 2015-09-16

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