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• 異步FIFO結(jié)構(gòu)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO結(jié)構(gòu)設(shè)計(jì)簡(jiǎn)介

  標(biāo)簽： FIFO

  上傳時(shí)間： 2013-11-02

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• 介紹異步FIFO結(jié)構(gòu)的免費(fèi)下載

  資源簡(jiǎn)介：介紹異步FIFO結(jié)構(gòu)的，對(duì)搞微電子的有用

  標(biāo)簽： FIFO

  上傳時(shí)間： 2016-03-26

  上傳用戶：李彥東

• 異步FIFO是用來(lái)適配不同時(shí)鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計(jì)的異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實(shí)現(xiàn)了不同時(shí)鐘域之間的數(shù)據(jù)無(wú)損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點(diǎn)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO是用來(lái)適配不同時(shí)鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計(jì)的異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實(shí)現(xiàn)了不同時(shí)鐘域之間的數(shù)據(jù)無(wú)損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點(diǎn)，使得整個(gè)系統(tǒng)可靠性高和抗干擾能力強(qiáng)，系統(tǒng)可以工作在讀寫時(shí)鐘...

  標(biāo)簽： FIFO GRAY RAM 時(shí)鐘域

  上傳時(shí)間： 2017-05-27

  上傳用戶：xinzhch

• 異步FIFO是用來(lái)適配不同異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實(shí)現(xiàn)了不同時(shí)鐘域之間的數(shù)據(jù)無(wú)損傳輸免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO是用來(lái)適配不同時(shí)鐘域之間的相位差和頻率飄移的重要模塊。本文設(shè)計(jì)的異步FIFO采用了格雷（GRAY）變換技術(shù)和雙端口RAM實(shí)現(xiàn)了不同時(shí)鐘域之間的數(shù)據(jù)無(wú)損傳輸。該結(jié)構(gòu)利用了GRAY變換的特點(diǎn)，使得整個(gè)系統(tǒng)可靠性高和抗干擾能力強(qiáng)，系統(tǒng)可以工作在讀寫時(shí)鐘...

  標(biāo)簽： FIFO GRAY RAM 適配

  上傳時(shí)間： 2013-08-08

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• 異步FIFO的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO的設(shè)計(jì)，里邊講得很詳細(xì)！ 1．單時(shí)鐘結(jié)構(gòu) 2．雙時(shí)鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu)1 3．雙時(shí)鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu)2 4．雙時(shí)鐘結(jié)構(gòu)——雙鐘結(jié)構(gòu)3 5．脈沖模式FIFO

  標(biāo)簽： FIFO

  上傳時(shí)間： 2017-09-03

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• 異步FIFO控制器的設(shè)計(jì) 主要用于異步先進(jìn)先出控制器的設(shè)計(jì)。 所用語(yǔ)言Verilog HDL.免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO控制器的設(shè)計(jì) 主要用于異步先進(jìn)先出控制器的設(shè)計(jì)。 所用語(yǔ)言Verilog HDL.

  標(biāo)簽： Verilog FIFO HDL 控制器

  上傳時(shí)間： 2014-11-05

  上傳用戶：bjgaofei

• 基于FPGA的異步FIFO的軟硬件實(shí)現(xiàn),通過VERILOG編程實(shí)現(xiàn)后下載到FPGA芯片免費(fèi)下載

  資源簡(jiǎn)介：基于FPGA的異步FIFO的軟硬件實(shí)現(xiàn),通過VERILOG編程實(shí)現(xiàn)后下載到FPGA芯片

  標(biāo)簽： FPGA VERILOG FIFO 軟硬件

  上傳時(shí)間： 2015-10-19

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• 異步FIFO控制器的Verilog設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO控制器的Verilog設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： Verilog FIFO 控制器

  上傳時(shí)間： 2014-01-22

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• 異步FIFO 已上板試過 并附測(cè)試文件免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO 已上板試過 并附測(cè)試文件

  標(biāo)簽： FIFO 測(cè)試

  上傳時(shí)間： 2013-12-15

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• 異步FIFO的verilog程序免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO的verilog程序，含有測(cè)試平臺(tái)

  標(biāo)簽： verilog FIFO 程序

  上傳時(shí)間： 2016-02-17

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• 此項(xiàng)是針對(duì)設(shè)計(jì)異步FIFO的比較好的一個(gè)文檔免費(fèi)下載

  資源簡(jiǎn)介：此項(xiàng)是針對(duì)設(shè)計(jì)異步FIFO的比較好的一個(gè)文檔，共兩篇，這是第一篇。

  標(biāo)簽： FIFO 比較 文檔

  上傳時(shí)間： 2016-04-03

  上傳用戶：hustfanenze

• 此項(xiàng)是針對(duì)設(shè)計(jì)異步FIFO的比較好的一個(gè)文檔免費(fèi)下載

  資源簡(jiǎn)介：此項(xiàng)是針對(duì)設(shè)計(jì)異步FIFO的比較好的一個(gè)文檔，共兩篇，這是第二篇。

  標(biāo)簽： FIFO 比較 文檔

  上傳時(shí)間： 2014-01-02

  上傳用戶：xiaoxiang

• 這是設(shè)計(jì)異步FIFO的比較好的一個(gè)參考資料免費(fèi)下載

  資源簡(jiǎn)介：這是設(shè)計(jì)異步FIFO的比較好的一個(gè)參考資料，希望可以對(duì)大家有用。

  標(biāo)簽： FIFO 比較 參考資料

  上傳時(shí)間： 2014-01-03

  上傳用戶：鳳臨西北

• 異步FIFO模塊： module asynFIFO(rst,iclk,oclk,din,wren,rden,dout,full,empty) 異步FIFO的tenchbench： module免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO模塊： module asynFIFO(rst,iclk,oclk,din,wren,rden,dout,full,empty) 異步FIFO的tenchbench： module tb_asynFIFO

  標(biāo)簽： module FIFO tenchbench asynFIFO

  上傳時(shí)間： 2013-12-12

  上傳用戶：shawvi

• 異步FIFO的指針比較技術(shù)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO的指針比較技術(shù)，寫的比較詳細(xì)，感興趣的可以看一下

  標(biāo)簽： FIFO 指針 比較

  上傳時(shí)間： 2014-11-10

  上傳用戶：stella2015

• 異步FIFO verilog實(shí)現(xiàn) 異步FIFO verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO verilog實(shí)現(xiàn) 異步FIFO verilog實(shí)現(xiàn)

  標(biāo)簽： verilog FIFO

  上傳時(shí)間： 2016-05-20

  上傳用戶：釣鰲牧馬

• 異步FIFO設(shè)計(jì)的說(shuō)明文檔免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO設(shè)計(jì)的說(shuō)明文檔，需要注意的問題以及源碼（在文中有）。是標(biāo)準(zhǔn)的異步FIFO，可綜合。

  標(biāo)簽： FIFO 文檔

  上傳時(shí)間： 2016-06-23

  上傳用戶：xwd2010

• 異步FIFO設(shè)計(jì)的說(shuō)明文檔免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO設(shè)計(jì)的說(shuō)明文檔，需要注意的問題以及源碼（在文中有）。是標(biāo)準(zhǔn)的異步FIFO，可綜合。

  標(biāo)簽： FIFO 文檔

  上傳時(shí)間： 2014-08-22

  上傳用戶：hebmuljb

• 這是異步FIFO的VHDL實(shí)現(xiàn)代碼免費(fèi)下載

  資源簡(jiǎn)介：這是異步FIFO的VHDL實(shí)現(xiàn)代碼，已經(jīng)在FPGA上通過實(shí)踐證明，運(yùn)行狀態(tài)良好

  標(biāo)簽： FIFO VHDL 代碼

  上傳時(shí)間： 2016-06-29

  上傳用戶：xuanchangri

• 異步FIFO設(shè)計(jì)文檔,有需要者可以看看.免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO設(shè)計(jì)文檔,有需要者可以看看.

  標(biāo)簽： FIFO 文檔

  上傳時(shí)間： 2014-11-22

  上傳用戶：thesk123

• 基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)

  標(biāo)簽： Verilog FIFO HDL

  上傳時(shí)間： 2013-12-19

  上傳用戶：a3318966

• 《Verilog HDL 語(yǔ)言編程》 異步FIFO設(shè)計(jì)（基于Verilog)免費(fèi)下載

  資源簡(jiǎn)介：《Verilog HDL 語(yǔ)言編程》 異步FIFO設(shè)計(jì)（基于Verilog)

  標(biāo)簽： Verilog FIFO HDL 語(yǔ)言編程

  上傳時(shí)間： 2016-08-30

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• 一個(gè)異步FIFO的verilog實(shí)現(xiàn)論文免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)異步FIFO的verilog實(shí)現(xiàn)論文

  標(biāo)簽： verilog FIFO 論文

  上傳時(shí)間： 2014-01-27

  上傳用戶：lanjisu111

• 詳細(xì)說(shuō)明異步FIFO的設(shè)計(jì) 格雷碼在地址的編碼中的作用免費(fèi)下載

  資源簡(jiǎn)介：詳細(xì)說(shuō)明異步FIFO的設(shè)計(jì) 格雷碼在地址的編碼中的作用，及滿空標(biāo)志的產(chǎn)生

  標(biāo)簽： FIFO 格雷碼 地址 中的作用

  上傳時(shí)間： 2013-12-21

  上傳用戶：chfanjiang

• 使用VHDL編程的異步FIFO程序 經(jīng)調(diào)試可運(yùn)行免費(fèi)下載

  資源簡(jiǎn)介：使用VHDL編程的異步FIFO程序 經(jīng)調(diào)試可運(yùn)行

  標(biāo)簽： VHDL FIFO 編程 程序

  上傳時(shí)間： 2016-10-07

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• 用雙端口ram實(shí)現(xiàn)異步FIFO免費(fèi)下載

  資源簡(jiǎn)介：用雙端口ram實(shí)現(xiàn)異步FIFO，采用格雷碼，避免產(chǎn)生毛刺。

  標(biāo)簽： FIFO ram 雙端口

  上傳時(shí)間： 2016-10-10

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• 異步FIFO的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：異步FIFO的實(shí)現(xiàn)，可綜合，可驗(yàn)證] keywords:almost_full,full,almost_empty,empty

  標(biāo)簽： FIFO

  上傳時(shí)間： 2016-11-06

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• 通用異步FIFO設(shè)計(jì)的verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：通用異步FIFO設(shè)計(jì)的verilog代碼，來(lái)自于opencore

  標(biāo)簽： verilog FIFO 代碼

  上傳時(shí)間： 2016-11-18

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• 精通verilog HDL語(yǔ)言編程源碼之8——異步FIFO設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：精通verilog HDL語(yǔ)言編程源碼之8——異步FIFO設(shè)計(jì)

  標(biāo)簽： verilog FIFO HDL 語(yǔ)言編程

  上傳時(shí)間： 2013-12-16

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• 關(guān)于異步FIFO的代碼免費(fèi)下載

  資源簡(jiǎn)介：關(guān)于異步FIFO的代碼，使用VHDL語(yǔ)言寫的，很不錯(cuò)

  標(biāo)簽： FIFO 代碼

  上傳時(shí)間： 2016-11-22

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