相 關(guān) 資 源

• Design FSM using Verilog HDL.免費(fèi)下載

  資源簡介：Design FSM using Verilog HDL.

  標(biāo)簽： Verilog Design using FSM

  上傳時(shí)間： 2017-05-04

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• advanced digital Design with the Verilog hdl免費(fèi)下載

  資源簡介：advanced digital Design with the Verilog hdl

  標(biāo)簽： advanced digital Verilog Design

  上傳時(shí)間： 2013-12-15

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• Design Testbenches in Verilog HDL language.免費(fèi)下載

  資源簡介：Design Testbenches in Verilog HDL language.

  標(biāo)簽： Testbenches language Verilog Design

  上傳時(shí)間： 2017-05-04

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• 海爾布倫 訪問狀態(tài)機(jī) 設(shè)計(jì) 用FSM方式 Verilog HDL 語言描述免費(fèi)下載

  資源簡介：海爾布倫 訪問狀態(tài)機(jī) 設(shè)計(jì) 用FSM方式 Verilog HDL 語言描述

  標(biāo)簽： Verilog FSM HDL 海爾

  上傳時(shí)間： 2017-07-13

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• uart using Verilog hdl免費(fèi)下載

  資源簡介：uart using Verilog hdl

  標(biāo)簽： Verilog using uart hdl

  上傳時(shí)間： 2017-07-21

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• Verilog HDL: A Guide to Digital Design and免費(fèi)下載

  資源簡介：·Verilog?HDL:?A?Guide?to?Digital?Design?and??

  標(biāo)簽： nbsp Verilog Digital Design

  上傳時(shí)間： 2013-04-24

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• 是一本好書,Verilog HDL,a guide to digital Design and synthesis免費(fèi)下載

  資源簡介：是一本好書,Verilog HDL,a guide to digital Design and synthesis

  標(biāo)簽： synthesis Verilog digital Design

  上傳時(shí)間： 2015-07-14

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• Design and Test_Verilog HDL——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—Verilog HDL》配書源代碼免費(fèi)下載

  資源簡介：Design and Test_Verilog HDL——EDA先鋒工作室《設(shè)計(jì)與驗(yàn)證—Verilog HDL》配書源代碼，很多使用的實(shí)例，并有說明，是學(xué)習(xí)Verilog 不可多得的好資料。

  標(biāo)簽： Test_Verilog HDL Verilog Design

  上傳時(shí)間： 2016-02-18

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• (2003 prentice-hall)Verilog hdl：a guide to digital Design and synthesis(2nd edition).rar免費(fèi)下載

  資源簡介：(2003 prentice-hall)Verilog hdl：a guide to digital Design and synthesis(2nd edition).rar

  標(biāo)簽： prentice-hall synthesis digital edition

  上傳時(shí)間： 2014-01-17

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• using Verilog-A in Advanced Design System免費(fèi)下載

  資源簡介：using Verilog-A in Advanced Design System，英文版的關(guān)于Verilog_A的相關(guān)介紹。

  標(biāo)簽： Verilog-A Advanced Design System

  上傳時(shí)間： 2014-01-07

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• This is an extension of sign example. You can Design your own traffic sign by using Verilog. And the免費(fèi)下載

  資源簡介：This is an extension of sign example. You can Design your own traffic sign by using Verilog. And the result from Verilog can be seen by the attached C file.

  標(biāo)簽： sign extension Verilog example

  上傳時(shí)間： 2016-10-12

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• this a book about the Verilog-hdl Design and circuit simulation and synthesize example免費(fèi)下載

  資源簡介：this a book about the Verilog-hdl Design and circuit simulation and synthesize example

  標(biāo)簽： Verilog-hdl simulation synthesize and

  上傳時(shí)間： 2016-11-03

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• Log Shifter Gate Level Design using Verilog(IC Design Lab) and Lab Note免費(fèi)下載

  資源簡介：Log Shifter Gate Level Design using Verilog(IC Design Lab) and Lab Note

  標(biāo)簽： Lab Shifter Verilog Design

  上傳時(shí)間： 2016-12-01

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• Verilog Coding Style for Efficient Digital Design免費(fèi)下載

  資源簡介：? In this paper, we discuss efficient coding and Design styles using Verilog. This can beimmensely helpful for any digital Designer initiating Designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to...

  標(biāo)簽： Efficient Verilog Digital Coding

  上傳時(shí)間： 2013-11-22

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• Verilog Coding Style for Efficient Digital Design免費(fèi)下載

  資源簡介：? In this paper, we discuss efficient coding and Design styles using Verilog. This can beimmensely helpful for any digital Designer initiating Designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to...

  標(biāo)簽： Efficient Verilog Digital Coding

  上傳時(shí)間： 2013-11-23

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• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡介：本文利用Verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

  上傳時(shí)間： 2013-11-10

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• Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A c免費(fèi)下載

  資源簡介：Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC ...

  標(biāo)簽： representation Magnitude the magnitude

  上傳時(shí)間： 2013-12-24

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• d flip flop t flip flop counter mux using active hdl can be run using 3.2 version and creating new d免費(fèi)下載

  資源簡介：d flip flop t flip flop counter mux using active hdl can be run using 3.2 version and creating new Design

  標(biāo)簽： using flip flop creating

  上傳時(shí)間： 2013-12-16

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• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡介：Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)

  標(biāo)簽： Verilog-HDL 實(shí)踐 應(yīng)用系統(tǒng)

  上傳時(shí)間： 2013-08-06

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• 精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解免費(fèi)下載

  資源簡介：精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解

  標(biāo)簽： Verilog HDL IC設(shè)計(jì) 核心技術(shù)

  上傳時(shí)間： 2013-07-24

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• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.rar免費(fèi)下載

  資源簡介：專輯類----可編程邏輯器件相關(guān)專輯 Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.rar

  標(biāo)簽： Verilog-HDL 18.0 210

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• Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.pdf免費(fèi)下載

  資源簡介：專輯類-可編程邏輯器件相關(guān)專輯-96冊-1.77G Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.pdf

  標(biāo)簽： Verilog-HDL 18.0 210

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• 基于Verilog HDL語言的FPGA設(shè)計(jì)免費(fèi)下載

  資源簡介：采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog

  標(biāo)簽： Verilog FPGA HDL 語言

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• Verilog HDL程序設(shè)計(jì)教程免費(fèi)下載

  資源簡介：Verilog HDL程序設(shè)計(jì)教程,一本實(shí)用的教程，值得一看。

  標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程

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• Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)免費(fèi)下載

  資源簡介：夏宇聞教授的數(shù)字系統(tǒng)設(shè)計(jì)教程Verilog HDL

  標(biāo)簽： Verilog HDL 數(shù)字系統(tǒng)設(shè)計(jì)

  上傳時(shí)間： 2013-07-20

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• 基于Verilog HDL設(shè)計(jì)的多功能數(shù)字鐘免費(fèi)下載

  資源簡介：本文利用Verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim

  標(biāo)簽： Verilog HDL 多功能 數(shù)字

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• 視頻圖像采集Verilog HDl源程序免費(fèi)下載

  資源簡介：：視頻圖像采集Verilog HDl源程序，視頻解碼芯片部分的，可以供參考

  標(biāo)簽： Verilog HDl 視頻圖像 源程序

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• 《Verilog HDL 硬件描述語言》免費(fèi)下載

  資源簡介：·詳細(xì)說明：正式出版物《Verilog HDL 硬件描述語言》一書的精美 PDF 電子版。- Official publication Verilog HDL Hardware Description Language a book fine PDF electron version.目????? 錄譯者序前言第1章?? 簡介&n

  標(biāo)簽： nbsp Verilog HDL 硬件描述語言

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• Verilog HDL數(shù)字設(shè)計(jì)與綜合（第二版）免費(fèi)下載

  資源簡介：·本書從用戶的角度全面闡述了Verilog HDL語言的重要細(xì)節(jié)和基本設(shè)計(jì)方法，并詳細(xì)介紹了Verilog 2001版的主要改進(jìn)部分。本書重點(diǎn)關(guān)注如何應(yīng)用Verilog語言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計(jì)和驗(yàn)證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及...

  標(biāo)簽： Verilog nbsp HDL 數(shù)字設(shè)計(jì)

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• Verilog HDL Synthesis, A Practical Primer免費(fèi)下載

  資源簡介：·Verilog HDL Synthesis, A Practical Primer

  標(biāo)簽： nbsp Synthesis Practical Verilog

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