vhdl語(yǔ)言源程序，計(jì)數(shù)器，4位到16位
資源簡(jiǎn)介：6進(jìn)制計(jì)數(shù)器vhdl程序 --文件名：counter6.vhd。 --功能：6進(jìn)制計(jì)數(shù)器，有進(jìn)位C
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資源簡(jiǎn)介：10進(jìn)制計(jì)數(shù)器vhdl程序 --文件名：counter10.vhd。 --功能：10進(jìn)制計(jì)數(shù)器，有進(jìn)位C
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資源簡(jiǎn)介：24進(jìn)制計(jì)數(shù)器vhdl程序 --文件名：counter24.vhd。 --功能：24進(jìn)制計(jì)數(shù)器。
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資源簡(jiǎn)介：完整的雙向計(jì)數(shù)器vhdl 程序 大家參考
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資源簡(jiǎn)介：count16.vhd 16位BCD計(jì)數(shù)器vhdl源程序
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資源簡(jiǎn)介：十進(jìn)制加法計(jì)數(shù)器.vhdl程序,可在Quratus 2中運(yùn)行
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資源簡(jiǎn)介：vhdl語(yǔ)言源程序，計(jì)數(shù)器，4位到16位
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資源簡(jiǎn)介：16位計(jì)數(shù)器的設(shè)計(jì)，這里是實(shí)現(xiàn)上述功能的vhdl源程序，供大家學(xué)習(xí)和討論。\r\n
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資源簡(jiǎn)介：各種功能的計(jì)數(shù)器實(shí)例（vhdl源代碼）:
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資源簡(jiǎn)介：各種功能的計(jì)數(shù)器實(shí)例（vhdl源代碼）:ENTITY counters IS ?PORT ?( ??d??: IN ?INTEGER RANGE 0 TO 255; ??clk??: IN?BIT; ??clear?: IN?BIT; ??ld??: IN?BIT; ??enable?: IN?BIT; ??up_down?: IN?BIT; ??qa??: O...
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資源簡(jiǎn)介：各種功能的計(jì)數(shù)器實(shí)例（vhdl源代碼）:
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資源簡(jiǎn)介：vhdl寄存/計(jì)數(shù)器設(shè)計(jì)
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資源簡(jiǎn)介：maxplus2為開(kāi)發(fā)環(huán)境 vhdl編寫的自由 計(jì)數(shù)器 程序
上傳時(shí)間： 2014-01-01
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資源簡(jiǎn)介：vhdl開(kāi)發(fā)的計(jì)數(shù)器。源程序不復(fù)雜，應(yīng)該都能看懂。最重要的注意：是時(shí)序問(wèn)題
上傳時(shí)間： 2014-01-16
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資源簡(jiǎn)介：用vhdl實(shí)現(xiàn)24小時(shí)計(jì)數(shù)器，方法簡(jiǎn)單實(shí)用。 仿真環(huán)境MAXPLUS-
上傳時(shí)間： 2013-12-27
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資源簡(jiǎn)介：vhdl語(yǔ)言應(yīng)用實(shí)例,計(jì)數(shù)器的設(shè)計(jì),用GENERATE語(yǔ)句實(shí)現(xiàn)
上傳時(shí)間： 2015-04-05
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資源簡(jiǎn)介：電子時(shí)鐘vhdl程序與仿真 10進(jìn)制計(jì)數(shù)器設(shè)計(jì)與仿真 6進(jìn)制計(jì)數(shù)器設(shè)計(jì)與仿真
上傳時(shí)間： 2014-08-13
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資源簡(jiǎn)介：通過(guò)vhdl語(yǔ)言編寫的計(jì)數(shù)器程序,可以在一嗎器顯示管上分段顯示小時(shí),分,秒,并且可以分別清零
上傳時(shí)間： 2013-12-16
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資源簡(jiǎn)介：介紹了vhdl語(yǔ)言的知識(shí),包括元件,加法器,計(jì)數(shù)器等的編程
上傳時(shí)間： 2014-01-12
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資源簡(jiǎn)介：vhdl 計(jì)數(shù)器源程序，大家看看吧 vhdl 計(jì)數(shù)器源程序，大家看看吧
上傳時(shí)間： 2015-07-18
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資源簡(jiǎn)介：用vhdl能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能、分別有6個(gè)數(shù)碼管顯示24小時(shí)、60分鐘、60秒鐘的計(jì)數(shù)器顯示。
上傳時(shí)間： 2013-12-20
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資源簡(jiǎn)介：vhdl源代碼.設(shè)計(jì)一個(gè)帶有異步清0功能的十進(jìn)制計(jì)數(shù)器。計(jì)數(shù)器時(shí)鐘clk上升沿有效，清零端為clrn,進(jìn)位輸出為co。
上傳時(shí)間： 2014-11-21
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資源簡(jiǎn)介：vhdl源代碼.設(shè)計(jì)一個(gè)模為4的計(jì)數(shù)器，并在實(shí)驗(yàn)箱上用七段數(shù)碼管顯示結(jié)果
上傳時(shí)間： 2013-12-25
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資源簡(jiǎn)介：用vhdl語(yǔ)言編的帶有異步清零功能的十進(jìn)制計(jì)數(shù)器
上傳時(shí)間： 2015-08-25
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資源簡(jiǎn)介：一個(gè)vhdl計(jì)數(shù)器?？蛇M(jìn)一步改裝成實(shí)際的計(jì)數(shù)器使用
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資源簡(jiǎn)介：vhdl計(jì)數(shù)器
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資源簡(jiǎn)介：本文為采用vhdl編寫的程序及報(bào)告。步驟如下：1設(shè)計(jì)三位二進(jìn)制計(jì)數(shù)器程序 二:設(shè)計(jì)一驅(qū)動(dòng)循環(huán)顯示7位數(shù)字 2編寫LED控制程序如下： 3設(shè)計(jì)采用原理圖方式如下:
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資源簡(jiǎn)介：CPLD_EPM7064程序,運(yùn)用計(jì)數(shù)器實(shí)現(xiàn)的分頻程序,vhdl
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資源簡(jiǎn)介：基于fpga和sopc的用vhdl語(yǔ)言編寫的EDA含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器
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