USB接口控制器參考設計,xilinx提供VHDL代碼 usb xilinx vhdl ; This program is free software; you can redistribute it and/or modify ; it under the terms of the GNU General Public License as published by ; the Free Software Foundation; either version 2 of the License, or ; (at your option) any later version. ; ; This program is distributed in the hope that it will be useful, ; but WITHOUT ANY WARRANTY; without even the implied warranty of ; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the ; GNU General Public License for more details. ; ; You should have received a copy of the GNU General Public License ; along with this program; if not, write to the Free Software ; Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
上傳時間： 2013-10-29
上傳用戶：zhouchang199
ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.
上傳時間： 2013-10-23
上傳用戶：半熟1994
UART 4 UART參考設計，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL Testbench files. This files only include the testbench behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.
上傳時間： 2013-11-02
上傳用戶：18862121743
各種功能的計數器實例（VHDL源代碼）:
上傳時間： 2013-10-19
上傳用戶：xanxuan
各種功能的計數器實例（VHDL源代碼）:ENTITY counters IS PORT ( d : IN INTEGER RANGE 0 TO 255; clk : IN BIT; clear : IN BIT; ld : IN BIT; enable : IN BIT; up_down : IN BIT; qa : OUT INTEGER RANGE 0 TO 255; qb : OUT INTEGER RANGE 0 TO 255; qc : OUT INTEGER RANGE 0 TO 255; qd : OUT INTEGER RANGE 0 TO 255; qe : OUT INTEGER RANGE 0 TO 255; qf : OUT INTEGER RANGE 0 TO 255; qg : OUT INTEGER RANGE 0 TO 255; qh : OUT INTEGER RANGE 0 TO 255; qi : OUT INTEGER RANGE 0 TO 255;
上傳時間： 2013-10-09
上傳用戶：松毓336
SPI（Serial Peripheral Interface，串行外圍接口）是Motorola公司提出的外圍接口協議，它采用一個串行、同步、全雙工的通信方式，解決了微處理器和外設之間的串行通信問題，并且可以和多個外設直接通信，具有配置靈活，結構簡單等優點。根據全功能SPI總線的特點，設計的SPI接口可以最大發送和接收16位數據；在主模式和從模式下SPI模塊的時鐘頻率最大可以達到系統時鐘的1/4，并且在主模式下可以提供具有四種不同相位和極性的時鐘供從模塊選擇；可以同時進行發送和接收操作，擁有中斷標志位和溢出中斷標志位。
上傳時間： 2013-11-11
上傳用戶：himbly
以SPI總線技術為基礎，用微控制器S3C2450X和電平轉換芯片MAX3088設計了一個RS-422接口電路，將SPI單端非平衡傳輸信號轉換為RS-422差分信號。在保證SPI同步傳輸的高效性和高速性的同時，還增強了信號的抗干擾能力。 主要使用9 個信號主機輸入G從機輸出C 主機輸出從機輸入 串行時鐘C 或外設片選或從機選擇信號由從機在主機的控制下產生信號用于禁止或使能外設的收發功能為高電平時\" 禁止外設接收和發送數據為低電平時\" 允許外設接收和發送數據! 圖1 所示是微處理器通過與外設連接的示意圖!
上傳時間： 2014-03-21
上傳用戶：lizhen9880
由VLSI自主研發的 1M spi 靜態存儲器
上傳時間： 2013-10-11
上傳用戶：yqs138168
DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。
標簽： TESTBENCH VERILOG VHDL DES
上傳時間： 2015-01-04
上傳用戶：songyue1991
i2c總線的vhdl實現和vxworks的文件系統
上傳時間： 2015-01-06
上傳用戶：王小奇
