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verilog hdl

verilog hdl 編寫的PWM

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王金明的verilog hdl程序集合

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基于Verilog-HDL的硬件電路的實現 9.1 簡單的可編程單脈沖發生器　　9.1.1 由系統功能描述時序關系　　9.1.2 流程圖的設計　　9.1.3 系統功能描述　　

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基于Verilog-HDL的硬件電路的實現 9.2 具有LCD顯示單元的可編程單脈沖發生器　　9.2.1 LCD顯示單元的工作原理　　9.2.2 顯示邏輯設計的思路與流程　　9.

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基于Verilog-HDL的硬件電路的實現 9.3 脈沖計數與顯示　　9.3.1 脈沖計數器的工作原理　　9.3.2 計數模塊的設計與實現　　9.3.3 parameter的使用

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基于Verilog-HDL的硬件電路的實現 9.4 脈沖頻率的測量與顯示　　9.4.1 脈沖頻率的測量原理　　9.4.2 頻率計的工作原理　　9.4.3 頻率測量模塊的設計與實現

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基于Verilog-HDL的硬件電路的實現 9.5 脈沖周期的測量與顯示　　9.5.1 脈沖周期的測量原理　　9.5.2 周期計的工作原理　　9.5.3 周期測量模塊的設計與實現

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基于Verilog-HDL的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示　　9.6.1 脈沖高電平和低電平持續時間測量的工作原理　　9.6.2 高低電平持續時間測量模

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基于Verilog-HDL的硬件電路的實現 9.7 步進電機的控制　　9.7.1 步進電機驅動的邏輯符號　　9.7.2 步進電機驅動的時序圖　　9.7.3 步進電機驅動的邏輯框圖

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基于Verilog-HDL的硬件電路的實現 9.8 基于256點陣的漢字顯示　　9.8.1 單個靜止漢字顯示的設計原理及其仿真實現　　9.8.2 單個靜止漢字顯示的硬件實現　　9

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