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verilog 基礎(chǔ)(chǔ)

用verilog 描寫應(yīng)用于數(shù)字圖像壓縮系統(tǒng)--jpeg 有測試文檔

用verilog 描寫應(yīng)用于數(shù)字圖像壓縮系統(tǒng)--jpeg 有測試文檔

標(biāo)簽： verilog jpeg 應(yīng)用于壓縮系統(tǒng)

上傳時間： 2014-01-13

上傳用戶：zhangliming420
hx_c.rar 建立獨立運行的VF程序運行環(huán)境基類,可隨時將VF程序進(jìn)行編譯,獨立運行.上手快.小型數(shù)據(jù)軟件編寫方便.

hx_c.rar 建立獨立運行的VF程序運行環(huán)境基類,可隨時將VF程序進(jìn)行編譯,獨立運行.上手快.小型數(shù)據(jù)軟件編寫方便.

標(biāo)簽： hx_c 獨立運行

上傳時間： 2013-12-17

上傳用戶：小儒尼尼奧
一個基與usb的數(shù)據(jù)采集程序

一個基與usb的數(shù)據(jù)采集程序，usb接口芯片是d12，本人已經(jīng)調(diào)試通過

標(biāo)簽： usb 數(shù)據(jù)采集程序

上傳時間： 2013-12-24

上傳用戶：小寶愛考拉
一個關(guān)于DES算法的verilog語言實現(xiàn),包括了各個實現(xiàn)模塊以及測試模塊

一個關(guān)于DES算法的verilog語言實現(xiàn),包括了各個實現(xiàn)模塊以及測試模塊

標(biāo)簽： verilog DES 算法模塊

上傳時間： 2014-01-23

上傳用戶：璇珠官人
verilog語言寫的SPI接口,全同步設(shè)計,低門數(shù),可以很容易應(yīng)用到嵌入設(shè)計方案中.

verilog語言寫的SPI接口,全同步設(shè)計,低門數(shù),可以很容易應(yīng)用到嵌入設(shè)計方案中.

標(biāo)簽： verilog SPI 語言接口

上傳時間： 2014-11-21

上傳用戶：1101055045
現(xiàn)提供一個徑向基網(wǎng)絡(luò)的C＋＋源程序

現(xiàn)提供一個徑向基網(wǎng)絡(luò)的C＋＋源程序，僅供大家學(xué)習(xí)和參考，歡迎提寶貴的意見，相互交流交流！

標(biāo)簽： 徑向網(wǎng)絡(luò) 源程序

上傳時間： 2015-06-04

上傳用戶：luopoguixiong
一個非常簡單的cpu設(shè)計的原代碼,是用verilog編寫的

一個非常簡單的cpu設(shè)計的原代碼,是用verilog編寫的

標(biāo)簽： verilog cpu 代碼編寫

上傳時間： 2014-12-08

上傳用戶：siguazgb
verilog設(shè)計進(jìn)階

verilog設(shè)計進(jìn)階，提供大量的設(shè)計事例供參考學(xué)習(xí)

標(biāo)簽： verilog 進(jìn)階

上傳時間： 2014-01-26

上傳用戶：xjz632
用verilog編寫的pci——rtl級。

用verilog編寫的pci——rtl級。

標(biāo)簽： verilog pci rtl 編寫

上傳時間： 2015-06-06

上傳用戶：亞亞娟娟123
UWB基帶信號處理matlab仿真模型！

UWB基帶信號處理matlab仿真模型！

標(biāo)簽： matlab UWB 基帶信號處理

上傳時間： 2015-06-07

上傳用戶：李夢晗