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usb-jtag

  • USB在FPGA上的實(shí)現(xiàn)

    USB在FPGA上的實(shí)現(xiàn)，包括源碼測(cè)試平臺(tái)，測(cè)試向量，很實(shí)用。

    標(biāo)簽： FPGA USB

    上傳時(shí)間： 2013-08-18

    上傳用戶：guojin_0704

  • 可以在里面修改協(xié)議.主要是cmos---fpga--usb(68013a)中除68013a部分的程序

    可以在里面修改協(xié)議.主要是cmos---fpga--usb(68013a)中除68013a部分的程序

    標(biāo)簽： 68013a cmos fpga usb

    上傳時(shí)間： 2013-08-21

    上傳用戶：半熟1994

  • this is a sample about usb out transmission

    this is a sample about usb out transmission,it s default installation is D:\\RedLogic\\RCII_samples, and the software environment is quatrusII 5.0,it is usefull for studying hardware and usb.

    標(biāo)簽： transmission sample about this

    上傳時(shí)間： 2013-08-24

    上傳用戶：座山雕牛逼

  • XILINXCPLD-JTAG fpga cpld

    \\fpga cpld\\XILINXCPLD-JTAG \\fpga cpld\\XILINXCPLD-JTAG

    標(biāo)簽： XILINXCPLD-JTAG fpga cpld

    上傳時(shí)間： 2013-08-26

    上傳用戶：lalalal

  • ARM和CPLD的JTAG的原理圖

    ARM和CPLD的JTAG的原理圖，以及PCB圖，為公司做的，順便發(fā)出來(lái)，有需要的可以下栽

    標(biāo)簽： CPLD JTAG ARM 原理圖

    上傳時(shí)間： 2013-08-29

    上傳用戶：windypsm

  • USB、串口、并口是PC機(jī)和外設(shè)進(jìn)行通訊的常用接口

    USB、串口、并口是PC機(jī)和外設(shè)進(jìn)行通訊的常用接口，但對(duì)于數(shù)據(jù)量大的圖像來(lái)說(shuō)，若利用串行RS-232協(xié)議進(jìn)行數(shù)據(jù)采集，速度不能達(dá)到圖像數(shù)據(jù)采集所需的要求；而用USB進(jìn)行數(shù)據(jù)采集，雖能滿足所需速度，但要求外設(shè)必須支持USB協(xié)議，而USB協(xié)議與常用工程軟件的接口還不普及，給使用帶來(lái)困難。有些用戶為了利用標(biāo)準(zhǔn)并行口(SPP)進(jìn)行數(shù)據(jù)采集，但SPP協(xié)議的150kb/s傳輸率對(duì)于圖像數(shù)據(jù)采集，同樣顯得太低。因此,為了采集數(shù)據(jù)量大的圖像數(shù)據(jù),本文采用了具有較高傳輸速率的增強(qiáng)型并行口協(xié)議(EPP)和FPGA，實(shí)現(xiàn)對(duì)OV

    標(biāo)簽： USB PC機(jī) 串口 并口

    上傳時(shí)間： 2013-08-31

    上傳用戶：wsf950131

  • 基于CPLD的USB下載電纜設(shè)計(jì)

    基于CPLD的USB下載電纜設(shè)計(jì).rar

    標(biāo)簽： CPLD USB 電纜設(shè)計(jì)

    上傳時(shí)間： 2013-08-31

    上傳用戶：小儒尼尼奧

  • 基于FPGA的usb程序

    基于FPGA的usb程序，采用VHDL語(yǔ)言編寫。\r\n開(kāi)發(fā)環(huán)境為ISE或者M(jìn)AXPLUS2。

    標(biāo)簽： FPGA usb 程序

    上傳時(shí)間： 2013-09-03

    上傳用戶：libenshu01

  • JTAG CPLD實(shí)現(xiàn)源代碼

    JTAG CPLD實(shí)現(xiàn)源代碼，比用簡(jiǎn)單并口調(diào)試器快5倍以上。\r\n以前總覺(jué)得簡(jiǎn)單的并口jtag板速度太慢，特別是調(diào)試bootloader的時(shí)候，簡(jiǎn)直難以忍受。最近沒(méi)什么事情，于是補(bǔ)習(xí)了幾天vhdl，用cpld實(shí)現(xiàn)了一個(gè)快速的jtag轉(zhuǎn)換板。cpld用epm7128stc100-15，晶振20兆，tck頻率5兆。用sjf2410作測(cè)試，以前寫50k的文件用時(shí)5分鐘，現(xiàn)在則是50秒左右。tck的頻率還可以加倍，但是不太穩(wěn)定，而且速度的瓶頸已經(jīng)不在tck這里，而在通訊上面了。\r\n

    標(biāo)簽： JTAG CPLD 源代碼

    上傳時(shí)間： 2013-09-04

    上傳用戶：LANCE

  • JTAG仿真器CPLD

    JTAG仿真器CPLD

    標(biāo)簽： JTAG CPLD 仿真器

    上傳時(shí)間： 2013-09-05

    上傳用戶：xuanjie

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