亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

testbench-xilinx

  • Interface 8051 to Coolrunner CPLD(Xilinx App)

    Interface 8051 to Coolrunner CPLD(Xilinx App)

    標(biāo)簽: Coolrunner Interface Xilinx 8051

    上傳時間: 2013-09-05

    上傳用戶:bcjtao

  • Xilinx FPGA設(shè)計(jì)進(jìn)階(提高篇)

    Xilinx FPGA設(shè)計(jì)進(jìn)階(提高篇)

    標(biāo)簽: Xilinx FPGA 進(jìn)階

    上傳時間: 2013-09-05

    上傳用戶:fdfadfs

  • Writing Efficient Testbenches

    本文討論了如何設(shè)計(jì)有效的testbench,適合剛接觸testbench不久的用戶閱讀提高 (xilinx公司編寫)

    標(biāo)簽: Testbenches Efficient Writing

    上傳時間: 2013-10-18

    上傳用戶:xiaodu1124

  • Xilinx UltraScale:為您未來架構(gòu)而打造的新一代架構(gòu)

      Xilinx UltraScale™ 架構(gòu)針對要求最嚴(yán)苛的應(yīng)用,提供了前所未有的ASIC級的系統(tǒng)級集成和容量。    UltraScale架構(gòu)是業(yè)界首次在All Programmable架構(gòu)中應(yīng)用最先進(jìn)的ASIC架構(gòu)優(yōu)化。該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù),同 時還能從單芯片擴(kuò)展到3D IC。借助Xilinx Vivado®設(shè)計(jì)套件的分析型協(xié)同優(yōu)化,UltraScale架構(gòu)可以提供海量數(shù)據(jù)的路由功能,同時還能智能地解決先進(jìn)工藝節(jié)點(diǎn)上的頭號系統(tǒng)性能瓶頸。 這種協(xié)同設(shè)計(jì)可以在不降低性能的前提下達(dá)到實(shí)現(xiàn)超過90%的利用率。   UltraScale架構(gòu)的突破包括:   • 幾乎可以在晶片的任何位置戰(zhàn)略性地布置類似于ASIC的系統(tǒng)時鐘,從而將時鐘歪斜降低達(dá)50%   • 系統(tǒng)架構(gòu)中有大量并行總線,無需再使用會造成時延的流水線,從而可提高系統(tǒng)速度和容量   • 甚至在要求資源利用率達(dá)到90%及以上的系統(tǒng)中,也能消除潛在的時序收斂問題和互連瓶頸   • 可憑借3D IC集成能力構(gòu)建更大型器件,并在工藝技術(shù)方面領(lǐng)先當(dāng)前行業(yè)標(biāo)準(zhǔn)整整一代   • 能在更低的系統(tǒng)功耗預(yù)算范圍內(nèi)顯著提高系統(tǒng)性能,包括多Gb串行收發(fā)器、I/O以及存儲器帶寬   • 顯著增強(qiáng)DSP與包處理性能   賽靈思UltraScale架構(gòu)為超大容量解決方案設(shè)計(jì)人員開啟了一個全新的領(lǐng)域。

    標(biāo)簽: UltraScale Xilinx 架構(gòu)

    上傳時間: 2013-11-17

    上傳用戶:皇族傳媒

  • Xilinx UltraScale:新一代架構(gòu)滿足您的新一代架構(gòu)需求(EN)

      中文版詳情瀏覽:http://www.elecfans.com/emb/fpga/20130715324029.html   Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture    The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications.   The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation.   Some of the UltraScale architecture breakthroughs include:   • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50%    • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability   • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization   • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard    • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets   • Greatly enhanced DSP and packet handling   The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.

    標(biāo)簽: UltraScale Xilinx 架構(gòu)

    上傳時間: 2013-11-13

    上傳用戶:瓦力瓦力hong

  • 利用Xilinx FPGA和存儲器接口生成器簡化存儲器接口

    FPGA 設(shè)計(jì)人員在滿足關(guān)鍵時序余量的同時力爭實(shí)現(xiàn)更高性能,在這種情況下,存儲器接口的設(shè)計(jì)是一個一向構(gòu)成艱難而耗時的挑戰(zhàn)。Xilinx FPGA 提供 I/O 模塊和邏輯資源,從而使接口設(shè)計(jì)變得更簡單、更可

    標(biāo)簽: Xilinx FPGA 存儲器接口 生成器

    上傳時間: 2013-10-15

    上傳用戶:ecooo

  • 基于Xilinx FPGA的溫控風(fēng)扇的設(shè)計(jì)(原文設(shè)計(jì)、源代碼及視頻地址)

      本設(shè)計(jì)的整體思路是:以XILINX FPGA作為控制中心,通過提取熱釋電紅外傳感器感應(yīng)到的人體紅外線信息,并利用溫度傳感器DS18B20檢測環(huán)境溫度并直接輸出數(shù)字溫度信號給FPGA 進(jìn)行處理,在LED數(shù)碼管上顯示當(dāng)前環(huán)境溫度值以及預(yù)設(shè)溫度值。通過獨(dú)立鍵盤輸入預(yù)設(shè)溫度值,其中預(yù)設(shè)溫度值只能為整數(shù)形式,檢測到的當(dāng)前環(huán)境溫度可精確 到小數(shù)點(diǎn)后一位。同時采用PWM脈寬調(diào)制方式來改變直流風(fēng)扇電機(jī)的轉(zhuǎn)速。并通過兩個按鍵改變預(yù)設(shè)溫度值,一個提高預(yù)設(shè)溫度,另一個降低預(yù)設(shè)溫度值。系統(tǒng)結(jié) 構(gòu)框圖如下:

    標(biāo)簽: Xilinx FPGA 溫控 地址

    上傳時間: 2013-11-14

    上傳用戶:dianxin61

  • xilinx_v5sx95t_schematics(xilinx v5 95t 開發(fā)板原理圖)

    xilinx v5 95t 開發(fā)板原理圖,xilinx_v5sx95t_schematics(xilinx v5 95t 開發(fā)板原理圖)。

    標(biāo)簽: t_schematics xilinx_v xilinx 95t

    上傳時間: 2014-12-28

    上傳用戶:txfyddz

  • Create a 1-Wire Master with Xilinx PicoBlaze

    Abstract: Designers who must interface 1-Wire temperature sensors with Xilinx field-programmable gate arrays(FPGAs) can use this reference design to drive a DS28EA00 1-Wire slave device. The downloadable softwarementioned in this document can also be used as a starting point to connect other 1-Wire slave devices. The systemimplements a 1-Wire master connected to a UART and outputs temperature to a PC from the DS28EA00 temperaturesensor. In addition, high/low alarm outputs are displayed from the DS28EA00 PIO pins using LEDs.

    標(biāo)簽: PicoBlaze Create Master Xilinx

    上傳時間: 2013-11-05

    上傳用戶:a6697238

  • verilog testbench設(shè)計(jì)技巧和策略

    verilog testbench設(shè)計(jì)技巧和策略

    標(biāo)簽: testbench verilog 設(shè)計(jì)技巧 策略

    上傳時間: 2013-11-01

    上傳用戶:hzakao

主站蜘蛛池模板: 图木舒克市| 垫江县| 定南县| 伊川县| 平武县| 靖宇县| 古浪县| 岱山县| 大城县| 卫辉市| 宜都市| 上犹县| 福鼎市| 临颍县| 体育| 普陀区| 克什克腾旗| 三河市| 宁蒗| 吉木萨尔县| 建平县| 平塘县| 舞阳县| 政和县| 南乐县| 罗田县| 托克托县| 松江区| 罗江县| 万山特区| 丰都县| 神农架林区| 阳西县| 甘孜县| 玉树县| 新竹市| 临邑县| 德惠市| 长丰县| 清原| 鄂州市|