One-channel queuing system simulator (M/M/1) * Arrival and service times are random and distributed exponetially. * * The simulator is time-slice-driven, i.e. the system model is being * run at discrete time points, with constant increments deltaT. * At each such time moment, program checks if a new item arrival or * release has occurred during previus deltaT.
標簽： One-channel distributed and simulator
上傳時間： 2014-01-15
上傳用戶：kr770906
verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫
上傳時間： 2013-12-10
上傳用戶：
數字邊沿鑒相器 verilog源程序
上傳時間： 2014-12-07
上傳用戶：爺的氣質
Verilog and VHDL狀態機設計，英文pdf格式 State machine design techniques for Verilog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one logic block as shown in engineer. This paper will discuss a variety of issues regarding FSM design using Synopsys Design Compiler . Verilog and VHDL coding styles will be 2.0 Basic HDL coding presented. Different methodologies will be compared using real-world examples.
上傳時間： 2013-12-19
上傳用戶：change0329
Verilog 程序例子 王金明：《Verilog HDL程序設計教程》程序例子，帶說明。
上傳時間： 2014-01-08
上傳用戶：star_in_rain
用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效 三、輸入信號說明： 輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。 改進密勒碼編碼規則如下： 如果碼元為邏輯“1”，用A信號表示。 如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。
上傳時間： 2013-12-02
上傳用戶：wang0123456789
In this paper, we describe the development of a mobile butterfly-watching learning (BWL) system to realize outdoor independent learning for mobile learners. The mobile butterfly-watching learning system was designed in a wireless mobile ad-hoc learning environment. This is first result to provide a cognitive tool with supporting the independent learning by applying PDA with wireless communication technology to extend learning outside of the classroom. Independent learning consists of self-selection, self-determination, self-modification, and self-checking.
標簽： butterfly-watching development describe learning
上傳時間： 2014-11-26
上傳用戶：waizhang
FHSS_DSSS_CDMA system simulation with MATLAB
標簽： FHSS_DSSS_CDMA simulation system MATLAB
上傳時間： 2013-12-18
上傳用戶：569342831
This is a boiler test system,has been use in factory
標簽： factory boiler system This
上傳時間： 2015-09-24
上傳用戶：許小華
This file is part of the RTX-51 Real-Time Operating System Source Package
標簽： Operating Real-Time Package System
上傳時間： 2014-01-03
上傳用戶：caozhizhi
