Verilog入門教程，絕對超值 剛起步的人可以來看看
標(biāo)簽： VERILOG
上傳時間： 2013-05-29
上傳用戶：siguazgb
隨著GPS(Global Positioning System)技術(shù)的不斷發(fā)展和成熟，其全球性、全天候、低成本等特點使得GPS接收機(jī)的用戶數(shù)量大幅度增加，應(yīng)用領(lǐng)域越來越廣。但由于定位過程中各種誤差源的存在，單機(jī)定位精度受到影響。目前常從兩個方面考慮減小誤差提高精度：①用高精度相位天線、差分技術(shù)等通過提高硬件成本獲取高精度；②針對誤差源用濾波算法從軟件方面實現(xiàn)精度提高。兩種方法中，后者相對于前者在滿足精度要求的前提下節(jié)約成本，而且便于系統(tǒng)融合，是應(yīng)用于GPS定位的系統(tǒng)中更有前景的方法。但由于在系統(tǒng)中實現(xiàn)定位濾波算法需要時間，傳統(tǒng)CPU往往不能滿足實時性的要求，而FPGA以其快速并行計算越來越受到青睞。 本文在FPGA平臺上，根據(jù)“先時序后電路”的設(shè)計思想，由同步?jīng)]計方法以及自頂向下和自下而上的混合設(shè)計方法實現(xiàn)系統(tǒng)的總體設(shè)計。從GPS-OEM板輸出的定位信息的接收到定位結(jié)果的坐標(biāo)變換，最終到kalman濾波遞推計算減小定位誤差，實現(xiàn)實時、快速、高精度的GPS定位信息采集處理系統(tǒng)，為GPS定位數(shù)據(jù)的處理方法做了新的嘗試，為基于FPGA的GPS嵌入式系統(tǒng)的開發(fā)奠定了基礎(chǔ)。具體工作如下： 基于FPGA設(shè)計了GPS定位數(shù)據(jù)的正確接收和顯示，以及經(jīng)緯度到平面坐標(biāo)的投影變換。根掘GPS輸出信息標(biāo)準(zhǔn)和格式，通過串口接收模塊實現(xiàn)串口數(shù)掘的接收和經(jīng)緯度信息提取，并通過LCD實時顯示。在提取信息的同時將數(shù)據(jù)格式由ASCⅡ碼轉(zhuǎn)變?yōu)槭M(jìn)制整數(shù)型，實現(xiàn)利用移位和加法運算達(dá)到代替乘法運算的效果，從而減少資源的利用率。在坐標(biāo)轉(zhuǎn)換過程中，利用查找表的方法查找轉(zhuǎn)化時需要的各個參數(shù)值，并將該參數(shù)先轉(zhuǎn)為雙精度浮點小數(shù)，再進(jìn)行坐標(biāo)轉(zhuǎn)換。根據(jù)高斯轉(zhuǎn)化公式的規(guī)律將公式簡化成只涉及加法和乘法運算，以此簡化公式運算量，達(dá)到節(jié)省資源的目的。 卡爾曼濾波器的實現(xiàn)。首先分析了影響定位精度的各種誤差因素，將各種誤差因素視為一階馬爾科夫過程的總誤差，建立了系統(tǒng)狀態(tài)方程、觀測方程和濾波方程，并基于分散濾波的思想進(jìn)行卡爾曼濾波設(shè)計，并通過Matlab進(jìn)行仿真。結(jié)果表明，本文設(shè)計的卡爾曼濾波器收斂性好，定位精度高、估計誤差小。在仿真基礎(chǔ)上，實現(xiàn)基于FPGA的卡爾曼濾波計算。在滿足實時性的基礎(chǔ)上，通過IP核、模塊的分時復(fù)用和樹狀結(jié)構(gòu)節(jié)省資源，實現(xiàn)數(shù)據(jù)卡爾曼濾波，達(dá)到提高數(shù)據(jù)精度的效果。 設(shè)計中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺，采用Verilog HDL硬件描述語言實現(xiàn)，利用Xilinx公司的ISE10.1工具布局布線，一共使用44438個邏輯資源，時鐘頻率達(dá)到100MHZ以上，滿足實時性信號處理要求，在保證精度的前提下達(dá)到資源最優(yōu)。Modelsim仿真驗證了該設(shè)計的正確性。
上傳時間： 2013-04-24
上傳用戶：二驅(qū)蚊器
本文利用Verilog HDL 語言自頂向下的設(shè)計方法設(shè)計多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點，并通過Altera QuartusⅡ 4.1 和ModelSim
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時間： 2013-07-21
上傳用戶：ve3344
運用Verilog語言來實現(xiàn)在FPGA的中值濾波
標(biāo)簽： Verilog FPGA 中值濾波 程序
上傳時間： 2013-08-04
上傳用戶：yd19890720
熟練掌握Verilog HDL的十大基本功
標(biāo)簽： verilog
上傳時間： 2013-05-18
上傳用戶：familiarsmile
System Generator 8.1。用戶將很快發(fā)現(xiàn)新版本帶來的全新感覺。新版本中大大增強了Block Dialog Boxes的功能，許多模塊的參數(shù)選擇功能也得到了加強。
標(biāo)簽： Generator System 9.10
上傳時間： 2013-07-09
上傳用戶：heminhao
：視頻圖像采集verilog HDl源程序，視頻解碼芯片部分的，可以供參考
標(biāo)簽： verilog HDl 視頻圖像 源程序
上傳時間： 2013-04-24
上傳用戶：koulian
This application note provides a functional des cription of VHDL and Verilog source code for a
標(biāo)簽： Verilog VHDL 曼徹斯特 編碼器
上傳時間： 2013-07-04
上傳用戶：李夢晗
周立功Verilog精華教程，歡迎下載學(xué)習(xí)用
標(biāo)簽： Verilog
上傳時間： 2013-08-04
上傳用戶：tedo811
這是一款相當(dāng)不錯的VHDL和Verilog轉(zhuǎn)換軟件，希望對大家有所幫助。
標(biāo)簽： Verilog VHDL 轉(zhuǎn)換軟件
上傳時間： 2013-05-28
上傳用戶：www240697738
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