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risc-v

risc-v(發(fā)音為“risk-five”)是一個(gè)基于精簡指令集(RISC)原則的開源指令集架構(gòu)(ISA)。
  • 一個(gè)基于GTK+的單詞數(shù)值計(jì)算器

    一個(gè)基于GTK+的單詞數(shù)值計(jì)算器,1、 按照規(guī)則計(jì)算單詞的值,如果 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z 26個(gè)字母(全部用大寫)的值分別為 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26,如: WINJACK這個(gè)單詞的值就為:W+I+N+J+A+C+K=23+9+14+1+3+11=71% HARDWORK=H+A+R+D+W+O+R+D=8+1+18+4+23+15+18+11=98% LOVE=L+O+V+E=12+15+22+5=54% LUCK=L+U+C+K=12+21+3+11=47% ATTITUDE= A+T+T+I+T+U+D+E=1+20+20+9+20+24+4+5=100% 2、對程序的界面布局參考如下圖所示,在第一個(gè)單行文本框輸入一個(gè)單詞,點(diǎn)擊“計(jì)算”按鈕,按照以上算法計(jì)算出該單詞的值。 3、如果在最下面的單行文本框輸入一個(gè)文件路徑,此文件每行記錄一個(gè)單詞,那么經(jīng)過程序計(jì)算出各個(gè)單詞的值,并把結(jié)果輸出到當(dāng)前目錄下result.txt文件中。如果文件不存在,應(yīng)該提示錯(cuò)誤。

    標(biāo)簽: GTK 數(shù)值 計(jì)算器

    上傳時(shí)間: 2014-01-11

    上傳用戶:康郎

  • MAX220–MAX249系列線驅(qū)動器/接收器

    MAX220–MAX249系列線驅(qū)動器/接收器,專為EIA/TIA- 232E以及V.28/V.24通信接口設(shè)計(jì),尤其是無法提供±12V 電源的應(yīng)用。 這些器件特別適合電池供電系統(tǒng),這是由于其低功耗 關(guān)斷模式可以將功耗減小到5μW以內(nèi)。MAX225、 MAX233、MAX235以及MAX245/MAX246/MAX247 不需要外部元件,推薦用于印刷電路板面積有限的 應(yīng)用。

    標(biāo)簽: MAX 220 249 線驅(qū)動器

    上傳時(shí)間: 2013-12-28

    上傳用戶:璇珠官人

  • VSS的使用教程

    VSS的使用教程,非常實(shí)用,可以幫助我們更好使用V

    標(biāo)簽: VSS 使用教程

    上傳時(shí)間: 2014-01-05

    上傳用戶:WMC_geophy

  • --文件名:mine4.vhd。 --功能:實(shí)現(xiàn)4種常見波形正弦、三角、鋸齒、方波(A、B)的頻率、幅度可控輸出(方波 --A的占空比也是可控的)

    --文件名:mine4.vhd。 --功能:實(shí)現(xiàn)4種常見波形正弦、三角、鋸齒、方波(A、B)的頻率、幅度可控輸出(方波 --A的占空比也是可控的),可以存儲任意波形特征數(shù)據(jù)并能重現(xiàn)該波形,還可完成 --各種波形的線形疊加輸出。 --說明: SSS(前三位)和SW信號控制4種常見波形種哪種波形輸出。4種波形的頻率、 --幅度(基準(zhǔn)幅度A)的調(diào)節(jié)均是通過up、down、set按鍵和4個(gè)BCD碼置入器以及一 --個(gè)置入檔位控制信號(ss)完成的(AMP的調(diào)節(jié)范圍是0~5V,調(diào)節(jié)量階為1/51V)。 --其中方波的幅度還可通過u0、d0調(diào)節(jié)輸出數(shù)據(jù)的歸一化幅值(AMP0)進(jìn)行進(jìn)一步 --細(xì)調(diào)(調(diào)節(jié)量階為1/(51*255)V)。方波A的占空比通過zu、zp按鍵調(diào)節(jié)(調(diào)節(jié) --量階1/64*T)。系統(tǒng)采用內(nèi)部存儲器——RAM實(shí)現(xiàn)任意輸入波形的存儲,程序只支 --持鍵盤式波形特征參數(shù)置入存儲,posting 為進(jìn)入任意波置入(set)、清除(clr)狀態(tài) --控制信號,SSS控制存儲波形的輸出。P180為預(yù)留端口,

    標(biāo)簽: mine vhd 方波 波形

    上傳時(shí)間: 2017-02-09

    上傳用戶:z1191176801

  • A tutorial and open source code for finding edges and corners based on the filters used in primary v

    A tutorial and open source code for finding edges and corners based on the filters used in primary visual cortex.

    標(biāo)簽: and tutorial finding corners

    上傳時(shí)間: 2013-12-24

    上傳用戶:qb1993225

  • Create a Delaunay triangulation or Voronoi diagram by clicking points. Delaunay triangulations and V

    Create a Delaunay triangulation or Voronoi diagram by clicking points. Delaunay triangulations and Voronoi diagrams are among the most widely used data structures in the field of Computational Geometry. These are Java-oriented source codes.

    標(biāo)簽: Delaunay triangulations triangulation clicking

    上傳時(shí)間: 2013-11-25

    上傳用戶:zhaiye

  • 1、 求當(dāng)前會話的SID

    1、 求當(dāng)前會話的SID,SERIAL# SELECT Sid, Serial# FROM V$session WHERE Audsid = Sys_Context( USERENV , SESSIONID )

    標(biāo)簽: SID

    上傳時(shí)間: 2017-02-25

    上傳用戶:liuchee

  • 夏宇聞8位RISC_CPU的完整代碼+TESTBENCH(已調(diào)試) modelsim工程文件

    夏宇聞8位RISC_CPU的完整代碼+TESTBENCH(已調(diào)試) modelsim工程文件,包括書中所測試的三個(gè)程序和相關(guān)數(shù)據(jù),絕對可用~所有信號名均遵從原書。在論壇中沒有找到testbench的,只有一個(gè)mcu的代碼,但很多和書中的是不一樣的,自己改了下下~`````大家多多支持啊~`我覺得書中也還是有些不盡如人意的地方,如clk_gen.v中clk2,clk4是沒有用的,assign clk1=~clk再用clk1的negedge clk1來觸發(fā)各個(gè)module也是不太好的,會使時(shí)序惡化,綜合時(shí)很可能會setup vio的,所以覺得直接用clk的上升沿來觸發(fā)各個(gè)module比較好

    標(biāo)簽: TESTBENCH RISC_CPU modelsim 8位

    上傳時(shí)間: 2014-01-08

    上傳用戶:ippler8

  • pccard driver s3c2440.The S3C2440A offers outstanding features with its CPU core, a 16/32-bit ARM92

    pccard driver s3c2440.The S3C2440A offers outstanding features with its CPU core, a 16/32-bit ARM920T RISC processor designed by Advanced RISC Machines, Ltd. The ARM920T implements MMU, AMBA BUS, and Harvard cache architecture with separate 16KB instruction and 16KB data caches, each with an 8-word line length.

    標(biāo)簽: outstanding S3C2440A features pccard

    上傳時(shí)間: 2013-12-24

    上傳用戶:lizhen9880

  • Verilog HDL的程式

    Verilog HDL的程式,上網(wǎng)找到SPI程式, vspi.v這程式相當(dāng)好用可用來接收與傳送SPI,並且寫了一個(gè)傳輸信號測試,spidatasent.v這程式就是傳送的資料,分別為00 66... 01 77...... 02 55這樣的資料,並透過MAX+PULS II軟體進(jìn)行模擬,而最外層的程式是test_createspi.v!

    標(biāo)簽: Verilog HDL 程式

    上傳時(shí)間: 2017-03-06

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