Verilog-RISC CPU 代碼 實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。 北航
標(biāo)簽： Verilog-RISC RISC CPU cpu
上傳時(shí)間： 2016-12-25
上傳用戶：han_zh
一款在儀表和總線行業(yè)應(yīng)用廣泛的芯片 有D/A變換和I/V變換的芯片 該芯片應(yīng)用非常方便和穩(wěn)定
標(biāo)簽： 芯片 變換 儀表 總線
上傳時(shí)間： 2016-12-26
上傳用戶：onewq
在原來基礎(chǔ)上新添加了對(duì)ST、V、I、C卡的處理，并給出了怎樣使一臺(tái)機(jī)頂盒支持 多種智能卡的偽代碼！
標(biāo)簽：
上傳用戶：Divine
dvb ca 移植接口代碼及文檔說明。有對(duì)ST、V、I、C卡的處理說明，并給出了怎樣使一臺(tái)機(jī)頂盒支持多種智能卡的偽代碼！
標(biāo)簽： dvb ca 移植 接口
上傳用戶：jqy_china
FPGA程序的top.v文件，主要實(shí)現(xiàn)DDS信號(hào)發(fā)生器功能，通過定時(shí)器，可簡(jiǎn)單實(shí)現(xiàn)輸出幅值無極跳變
標(biāo)簽： FPGA top 程序
上傳時(shí)間： 2013-11-26
上傳用戶：曹云鵬
三星的 S3C44B0X 16/32 位 RISC 處理器被設(shè)計(jì)來為手持設(shè)備等提供一個(gè)低成本高性能的方案。
標(biāo)簽： S3C44B0X RISC 16 32
上傳時(shí)間： 2016-12-31
上傳用戶：helmos
嵌入式risc處理器源碼，包含設(shè)計(jì)文檔，原理圖，testbench，及外圍接口，使用verilog實(shí)現(xiàn)。
標(biāo)簽： risc 嵌入式 處理器 源碼
上傳時(shí)間： 2014-12-03
上傳用戶：三人用菜
wz_jsgraphics.js v. 2.3 div畫圖類，包括很多div的應(yīng)用。
標(biāo)簽： v. wz_jsgraphics 2.3 div
上傳時(shí)間： 2013-12-09
上傳用戶：225588
IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.
標(biāo)簽： Verilog iir_par IEEE 1364
上傳時(shí)間： 2013-12-23
上傳用戶：xiaoxiang
32 risc cpu的參考設(shè)計(jì)，內(nèi)涵完整的testbench
標(biāo)簽： risc cpu 32 參考設(shè)計(jì)
上傳時(shí)間： 2017-01-14
上傳用戶：520
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