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是Altera公司推出的綜合性CPLD/FPGA開發軟件,軟件支持原理圖、VHDL、VerilogHDL以及AHDL(AlteraHardware支持DescriptionLanguage)等多種設計輸入形式,內嵌自有的綜合器以及仿真器,可以完成從設計輸入到硬件配置的完整PLD設計流程。
基于
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的數字系統VerilogHDL設計實例詳解
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VHDL硬件描述語言寫的一枚簡單的小時鐘
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軟件的各種功能.
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