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quartusII
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是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
altera的ip核
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用vhdl語(yǔ)言編寫(xiě)的基于fpga的波形發(fā)生器
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該系統(tǒng)加入了led屏的硬件控制器
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DSP Builder設(shè)計(jì)初步,介紹Matlab/DSP Builder及其設(shè)計(jì)流程
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verilog源代碼
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用verilog語(yǔ)言編的正弦波發(fā)生器
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用于測(cè)試VGA運(yùn)行的幾個(gè)程序代碼
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用VHDl設(shè)計(jì)UART的文章
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用最少的CPLD資源,用Verilog在
quartusII
7.1上實(shí)現(xiàn)的1280分頻.
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cpld
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