使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器
標(biāo)簽： Verilog SDRAM FPGA 控制器
上傳時(shí)間： 2013-08-08
上傳用戶：litianchu
采用vhdl語(yǔ)言實(shí)現(xiàn)正弦波形的生成。主要使用的dds技術(shù)。
標(biāo)簽： vhdl dds 語(yǔ)言 正弦
上傳時(shí)間： 2013-08-09
上傳用戶：aeiouetla
工程中使用的一段資源管理vhdl程序,有簡(jiǎn)單的分頻代碼等，希望能給你幫助
標(biāo)簽： vhdl 工程 分頻 代碼
上傳時(shí)間： 2013-08-10
上傳用戶：sxdtlqqjl
16位定點(diǎn)FFT-DSP的FPGA實(shí)現(xiàn)(相關(guān)代碼和使用說明)
標(biāo)簽： FFT-DSP FPGA 定點(diǎn) 代碼
上傳時(shí)間： 2013-08-11
上傳用戶：a471778
使用protel 99畫的一塊用于fpga核心板的擴(kuò)展板。適用于常見的FPGA開發(fā)核心板。具體尺寸有出入可以方便的調(diào)整。
標(biāo)簽： protel fpga 核心板 擴(kuò)展板
上傳用戶：haohao
proteus使用手冊(cè)英文版，希望能對(duì)大家有用\r\nproteus是一款很好用的仿真軟件
標(biāo)簽： proteus 使用手冊(cè) 英文
上傳用戶：小碼農(nóng)lz
5分鐘學(xué)會(huì) 使用 CPLD \r\nVHDL語(yǔ)言
標(biāo)簽： CPLD VHDL 分 語(yǔ)言
上傳用戶：1051290259
使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。
標(biāo)簽： Verilog FIFO 編寫
上傳時(shí)間： 2013-08-12
上傳用戶：ljt101007
一篇關(guān)于使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解，很實(shí)用哦
標(biāo)簽： cordic FPGA 動(dòng)態(tài)配置 性能
上傳時(shí)間： 2013-08-13
教大家如何使用FPGA中的SignalTap，這是一個(gè)相當(dāng)有用的工具
標(biāo)簽： SignalTap FPGA 家 如何使用
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