Flex chip implementation File: UP2FLEX JTAG jumper settings: down, down, up, up Input: Reset - FLEX_PB1 Input n - FLEX_SW switches 1 to 8 Output: Countdown - two 7-segment LEDs. Done light - decimal point on Digit1. Operation: Setup the binary input n number. Press the Reset switch. See the countdown from n down to 0 on the 7-segment LEDs. Done light lit when program terminates.
標(biāo)簽： down implementation settings UP2FLEX
上傳時(shí)間： 2014-01-21
上傳用戶：sclyutian
this program has many parts and fully working, based on MCS51. Hand made PWM and wave forms for dimmer like output. it also drives ISD audio chip.
標(biāo)簽： and program working fully
上傳時(shí)間： 2017-07-11
上傳用戶：xc216
This paper analyzes the vector control theory of asynchronous motors based on the magnetic orientation of motor rotors, and its mathematical model is made. Then the variable frequency vector speed-adjusting experimental system is built with the DSP TMS320F2812 which works as the core control chip and intelligent power module.
標(biāo)簽： asynchronous orientati the analyzes
上傳時(shí)間： 2013-12-08
上傳用戶：shinesyh
學(xué)習(xí)Direct3D中的2D-Focus.On.2D.in.Direct3D.-.fly
標(biāo)簽： Direct3D D-Focus Direct fly
上傳時(shí)間： 2013-08-04
上傳用戶：eeworm
學(xué)習(xí)3D中的地形focus.on.3D.terrain
上傳時(shí)間： 2013-07-31
上傳用戶：eeworm
學(xué)習(xí)3D模型-Focus.On.3Dodels
標(biāo)簽： Dodels Focus On 3D模型
上傳時(shí)間： 2013-07-23
上傳用戶：eeworm
隨著半導(dǎo)體制造技術(shù)不斷的進(jìn)步，SOC(System On a Chip)是未來(lái)IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點(diǎn)。由于SOC設(shè)計(jì)的日趨復(fù)雜化，芯片的面積增大，芯片功能復(fù)雜程度增大，其設(shè)計(jì)驗(yàn)證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計(jì)功能驗(yàn)證已經(jīng)成為整個(gè)設(shè)計(jì)中最大的瓶頸。 使用FPGA系統(tǒng)對(duì)ASIC設(shè)計(jì)進(jìn)行功能驗(yàn)證，就是利用FPGA器件實(shí)現(xiàn)用戶待驗(yàn)證的IC設(shè)計(jì)。利用測(cè)試向量或通過(guò)真實(shí)目標(biāo)系統(tǒng)產(chǎn)生激勵(lì)，驗(yàn)證和測(cè)試芯片的邏輯功能。通過(guò)使用FPGA系統(tǒng)，可在ASIC設(shè)計(jì)的早期，驗(yàn)證芯片設(shè)計(jì)功能，支持硬件、軟件及整個(gè)系統(tǒng)的并行開(kāi)發(fā)，并能檢查硬件和軟件兼容性，同時(shí)還可在目標(biāo)系統(tǒng)中同時(shí)測(cè)試系統(tǒng)中運(yùn)行的實(shí)際軟件。FPGA仿真的突出優(yōu)點(diǎn)是速度快，能夠?qū)崟r(shí)仿真用戶設(shè)計(jì)所需的對(duì)各種輸入激勵(lì)。由于一些SOC驗(yàn)證需要處理大量實(shí)時(shí)數(shù)據(jù)，而FPGA作為硬件系統(tǒng)，突出優(yōu)點(diǎn)是速度快，實(shí)時(shí)性好。可以將SOC軟件調(diào)試系統(tǒng)的開(kāi)發(fā)和ASIC的開(kāi)發(fā)同時(shí)進(jìn)行。 此設(shè)計(jì)以ALTERA公司的FPGA為主體來(lái)構(gòu)建驗(yàn)證系統(tǒng)硬件平臺(tái)，在FPGA中通過(guò)加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來(lái)構(gòu)建與PC的調(diào)試驗(yàn)證數(shù)據(jù)鏈路，并采用定制的JTAG邏輯產(chǎn)生測(cè)試向量，通過(guò)JTAG控制SOC目標(biāo)系統(tǒng)，達(dá)到對(duì)SOC內(nèi)部和其他IP(IntellectualProperty)的在線測(cè)試與驗(yàn)證。同時(shí)，該驗(yàn)證平臺(tái)還可以支持SOC目標(biāo)系統(tǒng)后續(xù)軟件的開(kāi)發(fā)和調(diào)試。 本文介紹了芯片驗(yàn)證系統(tǒng)，包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)的硬件平臺(tái)，提出了驗(yàn)證系統(tǒng)的總體設(shè)計(jì)方案，重點(diǎn)對(duì)驗(yàn)證系統(tǒng)的數(shù)據(jù)鏈路的實(shí)現(xiàn)進(jìn)行了闡述；詳細(xì)研究了嵌入式軟核處理器NIOS II系統(tǒng)，并將定制的JTAG邏輯與處理器NIOS II相結(jié)合，構(gòu)建出調(diào)試與驗(yàn)證數(shù)據(jù)鏈路；根據(jù)芯片驗(yàn)證的要求，設(shè)計(jì)出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng)，并完成芯片在線測(cè)試與驗(yàn)證。 本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù)，完成對(duì)國(guó)產(chǎn)某型DSP芯片的驗(yàn)證與測(cè)試，研究如何構(gòu)建一種通用的SOC芯片驗(yàn)證平臺(tái)，解決SOC驗(yàn)證系統(tǒng)的可重用性和驗(yàn)證數(shù)據(jù)發(fā)送、傳輸、采集的實(shí)時(shí)性、準(zhǔn)確性、可測(cè)性問(wèn)題。本文在SOC驗(yàn)證系統(tǒng)在芯片驗(yàn)證與測(cè)試應(yīng)用研究領(lǐng)域，有較高的理論和實(shí)踐研究?jī)r(jià)值。
上傳時(shí)間： 2013-05-25
上傳用戶：ccsp11
本文以電子不停車收費(fèi)系統(tǒng)課題為背景，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的π/4-DOPSK全數(shù)字中頻發(fā)射機(jī)和接收機(jī)。π/4-DQPSK廣泛應(yīng)用于移動(dòng)通信和衛(wèi)星通信中，具有頻帶利用率高、頻譜特性好、抗衰落性能強(qiáng)的特點(diǎn)。 近年來(lái)現(xiàn)場(chǎng)可編程門陣列(FPGA)器件在芯片邏輯規(guī)模和處理速度等方面性能的迅速提高，用硬件編程實(shí)現(xiàn)無(wú)線功能的軟件無(wú)線電技術(shù)在理論和實(shí)用化上都趨于成熟和完善，因此可以把數(shù)字調(diào)制，數(shù)字上/下變頻，數(shù)字解調(diào)在同一塊FPGA上實(shí)現(xiàn)，即實(shí)現(xiàn)了中頻發(fā)射機(jī)和接收機(jī)一體化的片上可編程系統(tǒng)(SOPC，System On Programmabie Chip)。 本文首先根據(jù)指標(biāo)要求對(duì)數(shù)字收發(fā)機(jī)方案進(jìn)行設(shè)計(jì)，確定了適合不停車收費(fèi)系統(tǒng)的全數(shù)字發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu)，接著根據(jù)π/4-DQPSK發(fā)射機(jī)和接收機(jī)的理論，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時(shí)算法并給出性能分析，最后給出硬件測(cè)試平臺(tái)上結(jié)果和測(cè)試結(jié)果分析。
標(biāo)簽： 4DQPSK FPGA 全數(shù)字
上傳時(shí)間： 2013-06-23
上傳用戶：chuckbassboy
當(dāng)今電子系統(tǒng)的設(shè)計(jì)是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設(shè)計(jì)，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設(shè)計(jì)是以知識(shí)產(chǎn)權(quán)核(IPCore)為基礎(chǔ)，以硬件描述語(yǔ)言為主要設(shè)計(jì)手段，借助以計(jì)算機(jī)為平臺(tái)的EDA工具進(jìn)行的。 本文在介紹了FPGA與SOPC相關(guān)技術(shù)的基礎(chǔ)上，給出了SOPC技術(shù)開(kāi)發(fā)調(diào)制解調(diào)器的方案。在分析設(shè)計(jì)軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開(kāi)發(fā)軟件進(jìn)行SOPC(System On a Programmable Chip)設(shè)計(jì)流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實(shí)現(xiàn)方案，模塊化的設(shè)計(jì)方法大大縮短了調(diào)制解調(diào)器的開(kāi)發(fā)周期。 在SOPC技術(shù)開(kāi)發(fā)調(diào)制解調(diào)器的過(guò)程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫(kù)中的圖形模塊(Block)進(jìn)行系統(tǒng)建模，在Simulink中仿真通過(guò)后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語(yǔ)言VHDL文件，從而避免了VHDL語(yǔ)言手動(dòng)編寫系統(tǒng)的煩瑣過(guò)程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開(kāi)發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進(jìn)一步提高了開(kāi)發(fā)效率。 在進(jìn)行編譯、仿真調(diào)試成功后，經(jīng)過(guò)QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實(shí)現(xiàn)方案。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時(shí)間： 2013-06-24
上傳用戶：liuchee
應(yīng)用于綠色電子產(chǎn)品的首要高性能、高能效硅方案供應(yīng)商安森美半導(dǎo)體(ON Semiconductor)推出一款新的線路驅(qū)動(dòng)器件NCS5650，用于智能電表、工業(yè)控制和街道照明等電力線載波(PLC)通信應(yīng)用。NCS5650是一款高能效、低失真的AB類驅(qū)動(dòng)器，專門用于驅(qū)動(dòng)電力線路主電源(mains)，能夠接受源自任何PLC調(diào)制解調(diào)器的信號(hào)。
標(biāo)簽：
上傳時(shí)間： 2013-04-24
上傳用戶：唐僧他不信佛
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