OFDM基帶調(diào)制系統(tǒng)在FPGA上的實現(xiàn)，適合通信專業(yè)的人參考設(shè)計
標(biāo)簽： OFDM FPGA 基帶 調(diào)制系統(tǒng)
上傳時間： 2013-08-15
上傳用戶：qlpqlq
ARM處理器和FPGA在數(shù)據(jù)傳輸中的應(yīng)用與研究
標(biāo)簽： FPGA ARM 處理器 中的應(yīng)用
上傳用戶：我干你啊
采用Altera公司的FPGA芯片，在MAX+plus II軟件平臺上實現(xiàn)多路HDLC電路
標(biāo)簽： Altera FPGA HDLC plus
上傳時間： 2013-08-16
上傳用戶：ommshaggar
matlab在fpga中的應(yīng)用的三個具體事例，。
標(biāo)簽： matlab fpga 中的應(yīng)用
上傳用戶：從此走出陰霾
ＲＳ編碼在ＦＰＧＡ上實現(xiàn)的理論和方法，對設(shè)計ＲＳ編碼很有幫助，且ＦＯＧＡ資源占有少
標(biāo)簽： 編碼
上傳用戶：chens000
在CPLD內(nèi)實現(xiàn)聲調(diào)和時間的控制，在LATTICE的ISPLEVER6.1下編譯通過。可以修改定時時間進行聲調(diào)的修改
標(biāo)簽： CPLD 聲調(diào) 控制
上傳時間： 2013-08-17
上傳用戶：ysystc699
USB在FPGA上的實現(xiàn)，包括源碼測試平臺，測試向量，很實用。
標(biāo)簽： FPGA USB
上傳時間： 2013-08-18
上傳用戶：guojin_0704
在數(shù)字電路的設(shè)計中，時序設(shè)計是一個系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計方法中，對時序控制的抽象度也相應(yīng)提高，因此在設(shè)計中較難把握，但在理解RTL電路時序模型的基礎(chǔ)上，采用合理的設(shè)計方法在設(shè)計復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過許多設(shè)計實例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統(tǒng)的工作頻率可以達到一個較高水平
標(biāo)簽： 數(shù)字電路
上傳用戶：nairui21
一個在CPLD，EPM70128上實現(xiàn)的PWM控制源程序。
標(biāo)簽： CPLD
上傳用戶：zhaistone
lab1——FPGA這個文件中體統(tǒng)了如何如何使用verilog Hdl以及如何使其在FPGA開發(fā)板上實現(xiàn)
標(biāo)簽： verilog FPGA Hdl 如何使用
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