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modelsim

Mentor公司的modelsim是業界最優秀的HDL語言仿真軟件，它能提供友好的仿真環境，是業界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優化的編譯技術、Tcl/Tk技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。

it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in x

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it is a verilog code written for digital watch in modelsim simulator and it will synthesize in xin

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it is a verilog code written for FIFO in modelsim simulator and it will synthesize in xinlix ise 8

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典型實例13SDRAM讀寫控制的實現與modelsim仿真

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modelsim study notes

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軟件開發環境：ISE 7.1i 仿真環境：modelsim SE 6.0 1. 梁祝樂曲演奏電路

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軟件開發環境：ISE 7.1i 仿真環境：modelsim SE 6.0 1. 多功能數字鐘

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軟件開發環境：ISE 7.1i 仿真環境：modelsim SE 6.0 1. 自動售飲機電話計費器程序

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軟件開發環境：ISE 7.1i 仿真環境：modelsim SE 6.0 1. 鬧鐘設計

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軟件開發環境：ISE 7.1i 仿真環境：modelsim SE 6.0 1. 用VHDL語言仿真歌曲劉德華的《月老》

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