Smith控制算法仿真與控制:了解計算機控制過程，及用不同種高級語言編寫實驗程序的方法與特點。了解Smith算法和程序設(shè)計。掌握階躍信號、自定義信號下，Smith算法的參數(shù)整定及被控對象的仿真與控制。了解組態(tài)軟件在工業(yè)自動化方面的應(yīng)用和基本使用方法。 單回路溫度控制箱A/D、DA轉(zhuǎn)換板溫度檢測元件XMZ數(shù)字顯示儀萬用表 1 Smith控制算法的參數(shù)整定仿真，繪制仿真曲線。2 Smith控制算法實時控制的參數(shù)整定，繪制實時控制曲線。
標簽： Smith 控制算法 仿真 控制
上傳時間： 2013-11-25
上傳用戶：europa_lin
采用基于TI公司高性能Davinci系列TMS320DM6437處理器的SEED-DEC6437 EVM板作為主要硬件平臺，在DSP開發(fā)環(huán)境CCS3.3中采用C語言和匯編語言混合編程實現(xiàn)運動估計算法的DSP移植，并加入人機接口，使用DSP/BIOS調(diào)度多個任務(wù)，從而實現(xiàn)了從軟件平臺到硬件平臺的移植，成功搭建了一個基于運動估計算法的DSP應(yīng)用系統(tǒng)。研究結(jié)果表明，使用DSP平臺可以使得運動估計算法的實時性更好。
標簽： DSP 264 運動估計 算法研究
上傳時間： 2014-11-18
上傳用戶：萍水相逢
針對傳統(tǒng)的Max-Log-Map譯碼算法時效性差、存儲空間開銷大的特點，本文對傳統(tǒng)的Max-Log-Map譯碼算法進行了改進。改進的算法對前、后向度量使用了蝶形結(jié)構(gòu)圖，便于DSP實現(xiàn)；將原始幀均分為多個子塊，設(shè)計子塊間的并行運算以減小系統(tǒng)延遲；子塊內(nèi)采取進一步地優(yōu)化措施，以減小數(shù)據(jù)存儲量并提高譯碼速率。在DSP C6416平臺上的仿真結(jié)果表明了算法的可實現(xiàn)性與可靠性。
標簽： Max-Log-Map DSP 譯碼算法
上傳時間： 2013-11-08
上傳用戶：a296386173
文中基于帶通信號的低通等效原理,采用數(shù)字希爾伯特濾波器實現(xiàn)了數(shù)字包絡(luò)檢波器,并在CCS中實現(xiàn)了軟件調(diào)試。其中,通過使用LinkforCCS和DSP的函數(shù)庫DSPLIB縮短了程序的開發(fā)時間,提高了算法的實現(xiàn)效率。
標簽： DSP 數(shù)字 調(diào)幅解調(diào)器 算法
上傳時間： 2013-10-09
上傳用戶：gaoqinwu
摘要：簡要介紹了CCS軟件的主要功能，利用CCS軟件，設(shè)計數(shù)字信號處理實驗課程，實現(xiàn)了FFT算法的譜分析和FIR濾波器。
標簽： CCS DSP 算法 仿真實驗
上傳時間： 2013-10-22
上傳用戶：huanglang
DSP算法大全C語言版本
標簽： DSP C語言 算法 版本
上傳時間： 2013-10-27
上傳用戶：zhyiroy
在數(shù)字濾波器中，F(xiàn)IR濾波器是一種結(jié)構(gòu)簡單且總是穩(wěn)定的濾波器，同時也只有FIR濾波器擁有線性相位的特性。傳統(tǒng)的直接型濾波器運算速度過慢，而改進型的DA結(jié)構(gòu)的濾波器需要過高的芯片面積消耗大量的邏輯資源很難達到運算速度以及邏輯資源節(jié)約的整體優(yōu)化。本文提出了一種基于RAG算法的FIR濾波器，與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比，RAG算法簡化了FIR濾波器乘法模塊的結(jié)構(gòu)，減少了邏輯資源的消耗和硬件實現(xiàn)面積，提高了計算速度。本文設(shè)計的16階FIR濾波器用VerilogHDL進行描述，并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實驗表明基于RAG算法的FIR濾波器達到了邏輯資源的節(jié)約和運算速度的提高的整體優(yōu)化效果。
標簽： FPGA FIR 濾波器 優(yōu)化算法
上傳時間： 2014-12-28
上傳用戶：feilinhan
算法設(shè)計到硬件邏輯的實現(xiàn) - 實驗練習(xí)與Verilog語法手冊
標簽： Verilog 算法設(shè)計 硬件 實驗
上傳時間： 2014-01-27
上傳用戶：dddddd55
同步技術(shù)是跳頻系統(tǒng)的核心。本文針對FPGA的跳頻系統(tǒng)，設(shè)計了一種基于獨立信道法，同步字頭法和精準時鐘相結(jié)合的快速同步方法，同時設(shè)計了基于雙圖案的改進型獨立信道法，同步算法協(xié)議，協(xié)議幀格式等。該設(shè)計使用VHDL硬件語言實現(xiàn)，采用Altera公司的EP3C16E144C8作為核心芯片，并在此硬件平臺上進行了功能驗證。實際測試表明，該快速同步算法建立時間短、同步穩(wěn)定可靠。
標簽： FPGA 跳頻系統(tǒng) 同步算法
上傳時間： 2013-10-21
上傳用戶：JIMMYCB001
基于FFT算法的FPGA實現(xiàn)報告
標簽： FPGA FFT 算法 報告
上傳時間： 2014-01-22
上傳用戶：363186
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
