verilog 實(shí)現(xiàn)的jtag ip模塊 包括了測(cè)試程序
標(biāo)簽： verilog jtag 模塊 測(cè)試程序
上傳時(shí)間： 2014-12-08
上傳用戶(hù)：葉山豪
一個(gè)基于tcp/ip的程序，可以在jdk的環(huán)境中實(shí)現(xiàn)客戶(hù)和服務(wù)器的文本數(shù)據(jù)的傳遞！
上傳時(shí)間： 2015-04-14
上傳用戶(hù)：busterman
The GRLIB IP Library is an integrated set of reusable IP cores, designed for system-on-chip (SOC) development. The IP cores are centered around the common on-chip bus, and use a coherent method for simulation and synthesis. The library is vendor independent, with support for different CAD tools and target technologies. A unique plug&play method is used to configure and connect the IP cores without the need to modify any global resources.
標(biāo)簽： system-on-chip integrated designed reusable
上傳時(shí)間： 2013-12-20
上傳用戶(hù)：小眼睛LSL
使用winsock庫(kù)中socket套間實(shí)現(xiàn)TCP/IP固定連接的程序,工程是完整的,只要在VC環(huán)境下重新編譯一下就可以了.
標(biāo)簽： winsock socket TCP IP
上傳時(shí)間： 2013-12-25
上傳用戶(hù)：moerwang
以太網(wǎng)10/100M IP核Verilog源碼，可綜合。
標(biāo)簽： Verilog 100 10 以太網(wǎng)
上傳時(shí)間： 2015-04-16
上傳用戶(hù)：zhyiroy
我自己寫(xiě)的一個(gè)tcp/ip的代碼，很短，用的是vc來(lái)做模擬調(diào)試的，具體的運(yùn)行是要在mcs51單片機(jī)上的，只有一個(gè)端口。具體請(qǐng)大家看程序吧！
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：sssl
用戶(hù)名：liuxinrui 密碼：zhongyong 您可以在 linux 系統(tǒng)上運(yùn)行 main.exe 文件 IP 應(yīng)設(shè)為192.168.0.1 重新編譯請(qǐng)?jiān)趌inux終端提示符后輸入 g++ -lsybdb -lcurses -o 1.exe main.cpp clsMain.cpp clsConn.cpp clsTrade.cpp clsSupplier.cpp clsProduct.cpp 把數(shù)據(jù)庫(kù)文件 DepartmentalStore.sql 拖放到 SQL SERVER 的查詢(xún)分析器中并執(zhí)行 把數(shù)據(jù)庫(kù)文件 測(cè)試.sql 拖放到 SQL SERVER 的查詢(xún)分析器中并執(zhí)行 本軟件提供詳細(xì)的設(shè)計(jì)文檔，供學(xué)習(xí)之用
標(biāo)簽： linux liuxinrui zhongyong main
上傳時(shí)間： 2014-01-18
上傳用戶(hù)：561596
ALTERA的FPGA的IP核的源代碼,為使用ALTERA的FPGA的相關(guān)設(shè)計(jì)提供參考.
上傳時(shí)間： 2015-04-18
上傳用戶(hù)：ruan2570406
用TCP/IP進(jìn)行網(wǎng)際互連這本書(shū)得源代碼,偶得,希望大家喜歡.推薦下載
上傳時(shí)間： 2014-11-04
上傳用戶(hù)：徐孺
一個(gè)用Java編寫(xiě)的ICQ即時(shí)通信軟件,采用流行的TCP/IP協(xié)議
上傳時(shí)間： 2014-01-12
上傳用戶(hù)：ouyangtongze
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