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基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計

設(shè)計了一個基于FPGA的數(shù)據(jù)采集系統(tǒng)，并用Verilog HDL語言作為描述語言實現(xiàn)了對TLC0820的采樣控制和FPGA的數(shù)據(jù)處理等過程的控制，以Xilinx iSE 9.1i軟件為平臺，進行了設(shè)計輸入、分析與綜合、仿真與驗證等過程仿真實現(xiàn)了這一系統(tǒng)。

標簽： FPGA 數(shù)據(jù)采集系統(tǒng)設(shè)計

上傳時間： 2013-10-08

上傳用戶：13686209316
如何仿真IP核(建立modelsim仿真庫完整解析)

　　IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 iSE中點中該核，在對應(yīng)的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。

標簽： modelsim 仿真 IP核仿真庫

上傳時間： 2013-11-02

上傳用戶：誰偷了我的麥兜
講述了dds直接數(shù)字頻率合成的基本原理

講述了dds直接數(shù)字頻率合成的基本原理，同時用ＶＨＤＬ語言編寫dds原代碼用于生成正弦波，并在iSE開發(fā)平臺進行仿真和MATLAB驗證正弦波輸出結(jié)果

標簽： dds 數(shù)字頻率合成

上傳時間： 2015-03-18

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該文件可用vhdl語言實現(xiàn)時鐘8倍頻

該文件可用vhdl語言實現(xiàn)時鐘8倍頻，運行環(huán)境可在maxplus2和iSE的仿真軟件上

標簽： vhdl 語言實現(xiàn)時鐘倍頻

上傳時間： 2015-04-28

上傳用戶：gaome
12864圖形點陣液晶驅(qū)動vhdl程序

12864圖形點陣液晶驅(qū)動vhdl程序，用iSE綜合

標簽： 12864 vhdl 圖形點陣液晶驅(qū)動

上傳時間： 2013-12-30

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VGA動畫顯示

VGA動畫顯示，用VHDL編程，用iSE開發(fā)

標簽： VGA 動畫顯示

上傳時間： 2013-12-18

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音樂編輯與播放設(shè)計

音樂編輯與播放設(shè)計，采用VHDL編程，用iSE開發(fā)工具

標簽： 編輯播放

上傳時間： 2014-01-03

上傳用戶：變形金剛
ps2接口編程實驗

ps2接口編程實驗，采用VHDL編程，用iSE開發(fā)工具

標簽： ps2 接口編程實驗

上傳時間： 2014-11-14

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本程序usb的接口程序

本程序usb的接口程序，用的工具是iSE,實現(xiàn)usb和pc主機之間的通信，所用的USB芯片是FT245BM.

標簽： usb 程序接口程序

上傳時間： 2014-01-12

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基于FPGA的串行通信UART控制器

基于FPGA的串行通信UART控制器，采用VHDL語言編寫，包含多個子模塊。在iSE或FPGA的其它開發(fā)環(huán)境下新建一個工程，然后將文檔中的各個模塊程序添加進去，即可運行仿真。源程序已經(jīng)過本人的仿真驗證。

標簽： FPGA UART 串行通信控制器

上傳時間： 2013-12-08

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