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hdlc VHDL

  • ref sdr sdram vhdl代碼

    ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.

    標(biāo)簽： sdram vhdl ref sdr

    上傳時(shí)間： 2013-10-23

    上傳用戶：半熟1994

  • UART 4 UART參考設(shè)計(jì)，Xilinx提供VHDL代碼

    UART 4 UART參考設(shè)計(jì)，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders:  \vhdl_source  -- Source VHDL files:      uart.vhd  - top level file      txmit.vhd - transmit portion of uart      rcvr.vhd -  - receive portion of uart \vhdl_testfixture  -- VHDL Testbench files. This files only include the testbench behavior, they         do not instantiate the DUT. This can easily be done in a top-level VHDL          file or a schematic. This folder contains the following files:      txmit_tb.vhd  -- Test bench for txmit.vhd.      rcvr_tf.vhd  -- Test bench for rcvr.vhd.

    標(biāo)簽： UART Xilinx VHDL 參考設(shè)計(jì)

    上傳時(shí)間： 2013-11-02

    上傳用戶：18862121743

  • 各種功能的計(jì)數(shù)器實(shí)例（VHDL源代碼）

    各種功能的計(jì)數(shù)器實(shí)例（VHDL源代碼）:

    標(biāo)簽： VHDL 計(jì)數(shù)器 源代碼

    上傳時(shí)間： 2013-10-19

    上傳用戶：xanxuan

  • 各種功能的計(jì)數(shù)器實(shí)例（VHDL源代碼）

    各種功能的計(jì)數(shù)器實(shí)例（VHDL源代碼）:ENTITY counters IS  PORT  (   d  : IN  INTEGER RANGE 0 TO 255;   clk  : IN BIT;   clear : IN BIT;   ld  : IN BIT;   enable : IN BIT;   up_down : IN BIT;   qa  : OUT  INTEGER RANGE 0 TO 255;   qb  : OUT  INTEGER RANGE 0 TO 255;   qc  : OUT  INTEGER RANGE 0 TO 255;   qd  : OUT  INTEGER RANGE 0 TO 255;   qe  : OUT  INTEGER RANGE 0 TO 255;   qf  : OUT  INTEGER RANGE 0 TO 255;   qg  : OUT  INTEGER RANGE 0 TO 255;   qh  : OUT  INTEGER RANGE 0 TO 255;   qi  : OUT  INTEGER RANGE 0 TO 255;

    標(biāo)簽： VHDL 計(jì)數(shù)器 源代碼

    上傳時(shí)間： 2013-10-09

    上傳用戶：松毓336

  • DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。

    DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。

    標(biāo)簽： TESTBENCH VERILOG VHDL DES

    上傳時(shí)間： 2015-01-04

    上傳用戶：songyue1991

  • i2c總線的vhdl實(shí)現(xiàn)和vxworks的文件系統(tǒng)

    i2c總線的vhdl實(shí)現(xiàn)和vxworks的文件系統(tǒng)

    標(biāo)簽： vxworks vhdl i2c 總線

    上傳時(shí)間： 2015-01-06

    上傳用戶：王小奇

  • 8051核的vhdl原代碼。

    8051核的vhdl原代碼。

    標(biāo)簽： 8051 vhdl 代碼

    上傳時(shí)間： 2015-01-08

    上傳用戶：kikye

  • vhdl

    vhdl

    標(biāo)簽： vhdl

    上傳時(shí)間： 2013-12-18

    上傳用戶：pinksun9

  • vhdl

    vhdl

    標(biāo)簽： vhdl

    上傳時(shí)間： 2015-01-08

    上傳用戶：zaizaibang

  • Xilinx Sdram控制器VHDL源代碼

    Xilinx Sdram控制器VHDL源代碼

    標(biāo)簽： Xilinx Sdram VHDL 控制器

    上傳時(shí)間： 2014-01-14

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