用verilog hDl寫的操作SRAM的源碼
標(biāo)簽： verilog SRAM hDl 操作
上傳時(shí)間： 2015-02-07
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用verilog hDl實(shí)現(xiàn)曼徹斯特編碼的源碼
標(biāo)簽： verilog hDl 曼徹斯特編碼 源碼
上傳時(shí)間： 2013-12-29
上傳用戶：lhc9102
hDl優(yōu)化設(shè)計(jì)十大戒律-轉(zhuǎn)載
標(biāo)簽： hDl 優(yōu)化設(shè)計(jì)
上傳時(shí)間： 2014-05-29
上傳用戶：ve3344
Computer Architecture Handbook on Verilog hDl
標(biāo)簽： Architecture Computer Handbook Verilog
上傳時(shí)間： 2015-03-15
上傳用戶：www240697738
verilog hDl教程135例:verilog hDl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，3-6章
標(biāo)簽： verilog hDl 135 C語(yǔ)言
上傳時(shí)間： 2013-12-12
上傳用戶：rocketrevenge
verilog hDl教程135例:verilog hDl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，7-8章
上傳時(shí)間： 2013-12-09
上傳用戶：cuiyashuo
verilog hDl教程135例:verilog hDl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，9-10章
上傳時(shí)間： 2013-12-26
上傳用戶：qb1993225
verilog hDl教程135例:verilog hDl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，11-12章
上傳時(shí)間： 2015-03-24
上傳用戶：zhaoq123
這是一個(gè)Verilog hDl編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。
標(biāo)簽： Verilog RISC hDl cpu
上傳時(shí)間： 2015-03-26
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減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog hDl語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖； count_en：計(jì)數(shù)器計(jì)數(shù)使能控制（1：計(jì)數(shù)/0：停止計(jì)數(shù)）； updown：計(jì)數(shù)器進(jìn)行自加/自減運(yùn)算控制（1：自加/0：自減）； load_d
標(biāo)簽： Verilog 計(jì)數(shù)器 hDl 減
上傳時(shí)間： 2015-03-28
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