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fpga-cpld

  • ARM,DSP,FPGA的區(qū)別

    ARM,DSP,FPGA的區(qū)別:詳細(xì)介紹了ARM,DSP,F(xiàn)PGA/CPLD的異同。

    標(biāo)簽: FPGA ARM DSP

    上傳時(shí)間: 2013-08-27

    上傳用戶:lijianyu172

  • FPGA/CPLD與USB技術(shù)的無(wú)損圖像采集卡

    介紹了外置式USB無(wú)損圖像采集卡的設(shè)計(jì)和實(shí)現(xiàn)方案,它用于特殊場(chǎng)合的圖像處理及其相關(guān)領(lǐng)域。針對(duì)圖像傳輸?shù)奶攸c(diǎn),結(jié)合FPCA/CPLD和USB技術(shù),給出了硬件實(shí)現(xiàn)框圖,同時(shí)給出了PPGA/CPLD內(nèi)部時(shí)序控制圖和USB程序流程圖,結(jié)合框圖和部分程序源代碼,具體講述了課題中遇到的難點(diǎn)和相應(yīng)的解決方案。

    標(biāo)簽: FPGA CPLD USB 圖像采集卡

    上傳時(shí)間: 2014-12-28

    上傳用戶:q123321

  • ALTERA FPGA/CPLD設(shè)計(jì) 高級(jí)篇(第2版)

    《Altera FPGA/CPLD設(shè)計(jì)(高級(jí)篇)(第2版)》結(jié)合作者多年工作經(jīng)驗(yàn),深入地討論了altera fpga/cpld的設(shè)計(jì)和優(yōu)化技巧。在討論fpga/cpld設(shè)計(jì)指導(dǎo)原則的基礎(chǔ)上,介紹了altera器件的高級(jí)應(yīng)用;引領(lǐng)讀者學(xué)習(xí)邏輯鎖定設(shè)計(jì)工具,詳細(xì)討論了時(shí)序約束與靜態(tài)時(shí)序分析方法;結(jié)合實(shí)例討論如何進(jìn)行設(shè)計(jì)優(yōu)化,介紹了altera的可編程器件的高級(jí)設(shè)計(jì)工具與系統(tǒng)級(jí)設(shè)計(jì)技巧。    本書(shū)附帶光盤(pán)中收錄了altera quartus ii web版軟件,讀者可以安裝使用,同時(shí)還收錄了本書(shū)所有實(shí)例的完整工程、源代碼和使用說(shuō)明文件,便于讀者邊學(xué)邊練,提高實(shí)際應(yīng)用能力。第1章  可編程邏輯設(shè)計(jì)指導(dǎo)原則  第2章  Altera器件高級(jí)特性與應(yīng)用第3章  LogicLock設(shè)計(jì)方法.第4章  時(shí)序約束與時(shí)序分析  第5章  設(shè)計(jì)優(yōu)化第6章  Altera其他高級(jí)工具  第7章  FPGA系統(tǒng)級(jí)設(shè)計(jì)技術(shù)  

    標(biāo)簽: fpga cpld

    上傳時(shí)間: 2022-06-13

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  • 基于FPGA的液晶控制器的設(shè)計(jì)與實(shí)現(xiàn).rar

    隨著以計(jì)算機(jī)技術(shù)為核心的信息技術(shù)的迅速發(fā)展以及信息的爆炸式增長(zhǎng),人類(lèi)獲得的視覺(jué)信息很大一部分是從各種各樣的電子顯示器件上獲得的。這對(duì)顯示器件的要求也越來(lái)越高。在這些因素的驅(qū)動(dòng)下,顯示技術(shù)也取得了飛速的發(fā)展。使用FPGA/CPLD設(shè)計(jì)的液晶控制器具有很高的靈活性,可以根據(jù)不同的液晶類(lèi)型、尺寸、使用場(chǎng)合,特別是不同的工業(yè)產(chǎn)品,做一些特殊的設(shè)計(jì),以最小的代價(jià)滿足系統(tǒng)的要求。而且可以解決通用的液晶顯示控制器本身固有的一些缺點(diǎn)。 本文設(shè)計(jì)了一個(gè)采用FPGA設(shè)計(jì)的液晶顯示控制器,主要解決以下內(nèi)容:采用Cyclone芯片設(shè)計(jì)的液晶控制器;采用硬件描述語(yǔ)言進(jìn)行的液晶顯示控制器設(shè)計(jì),重點(diǎn)介紹了如何通過(guò)特殊設(shè)計(jì)控制器與CPU協(xié)調(diào)的工作,驅(qū)動(dòng)系統(tǒng)所需時(shí)序信號(hào)的產(chǎn)生,STN液晶彩色屏灰度顯示的時(shí)間抖動(dòng)算法和幀率控制原理及實(shí)現(xiàn),顯示數(shù)據(jù)的緩沖、轉(zhuǎn)化方法,使用FPGA設(shè)計(jì)的用于本系統(tǒng)的特殊SDRAM控制器,以及液晶控制器通過(guò)該SDRAM控制器進(jìn)行顯示緩沖器的管理,還有很重要的一點(diǎn)是各個(gè)模塊之間的同步處理。這款液晶控制器在實(shí)際中的使用效果證明了本課題介紹的液晶控制器方案是一個(gè)非常可行的,具有廣泛的通用性。 關(guān)鍵詞:液晶控制器、SDRAM控制器、時(shí)序信號(hào)發(fā)生器、灰度顯示、時(shí)間抖動(dòng)算法

    標(biāo)簽: FPGA 液晶控制器

    上傳時(shí)間: 2013-04-24

    上傳用戶:ryanxue

  • JPEG2000中小波變換的FPGA實(shí)現(xiàn).rar

    JPEG 2000是為適應(yīng)不斷發(fā)展的圖像壓縮應(yīng)用而出現(xiàn)的新的靜止圖像壓縮標(biāo)準(zhǔn),小波變換是JEPG 2000核心算法之一。小波變換是一種可達(dá)到時(shí)(空)域或頻率域局部化的時(shí)頻域或空頻域分析方法,其多尺度分解特性符合人類(lèi)的視覺(jué)機(jī)制,更加適用于圖像信息的處理。提升小波變換是一類(lèi)不采用傅立葉變換做為主要分析工具的小波變換新方法,提升小波變換的提出大大簡(jiǎn)化了小波變換的計(jì)算,使其在實(shí)時(shí)信號(hào)處理領(lǐng)域得到廣泛的應(yīng)用。通過(guò)提升的方法很容易構(gòu)造一般的整數(shù)小波變換,由于圖像一般用位數(shù)較低的整數(shù)表示,整數(shù)小波變換可以將為整數(shù)序列的圖像矩陣映射成整數(shù)小波系數(shù)矩陣,這就大大簡(jiǎn)化了小波變換的硬件電路設(shè)計(jì)。在當(dāng)今數(shù)字化和信息化時(shí)代背景下,研究具有高速硬件處理功能的可變程邏輯器件在圖像壓縮算法領(lǐng)域的應(yīng)用已經(jīng)成為當(dāng)今研究的熱點(diǎn)。 本文旨在探討和研制基于FPGA的小波變換模塊的可能性和方法。本文采用Xilinx公司的Spartan-Ⅲ系列芯片,根據(jù)JPEG 2000推薦無(wú)損提升小波算法和有損提升小波算法,設(shè)計(jì)圖像壓縮系統(tǒng)的小波變換模塊。主要工作如下: 第一部分介紹了傳統(tǒng)小波分析理論和提升小波分析理論。包括連續(xù)小波時(shí)頻局域性的特征,離散小波變換系數(shù)的意義,多分辨分析引出的構(gòu)造小波基的系統(tǒng)方法和計(jì)算離散小波的快速算法等。重點(diǎn)放在介紹正交小波和雙正交小波的構(gòu)造方法,并介紹了數(shù)字圖像在小波域的特點(diǎn)。討論了提升小波變換的基本思想,討論了用提升方法構(gòu)造小波基以及傳統(tǒng)小波變換的提升實(shí)現(xiàn),討論了整數(shù)小波變換。 第二部分介紹了FPGA結(jié)構(gòu)及其設(shè)計(jì)流程。介紹了FPGA/CPLD器件的特征、發(fā)展趨勢(shì)及FPGA/CPLD基本結(jié)構(gòu),然后重點(diǎn)介紹了本文用到的Xilinx公司Spartan-Ⅲ系列芯片的結(jié)構(gòu)特點(diǎn),以及Xilinx的FPGA開(kāi)發(fā)軟件ISE,最后介紹了硬件描述語(yǔ)言VHDL語(yǔ)言的特點(diǎn)。 最后一部分是本論文研究的主要內(nèi)容,即JPEG 2000中最核心的算法-提升格式小波變換的一維變換模塊設(shè)計(jì)和二維變換模塊設(shè)計(jì)。一維提升小波變換模塊采用兩種不同的電路結(jié)構(gòu)進(jìn)行設(shè)計(jì)-低速低功耗的串行流水線結(jié)構(gòu)和高速高功耗的并行陣列結(jié)構(gòu)。同樣,二維小波變換模塊也采用了兩種不同的電路結(jié)構(gòu)進(jìn)行設(shè)計(jì)-低速低功耗的折疊結(jié)構(gòu)和高速高功耗的串行結(jié)構(gòu)。 文章對(duì)提升小波變換的FPGA實(shí)現(xiàn)中的大量細(xì)節(jié)問(wèn)題進(jìn)行了討論,給出了每種結(jié)構(gòu)提升小波變換模塊的電路原理圖,并對(duì)原理圖進(jìn)行了仿真測(cè)試,仿真測(cè)試結(jié)果不僅表明了模塊功能的正確性,而且表明不同小波模塊可以滿足相應(yīng)領(lǐng)域的實(shí)際要求。

    標(biāo)簽: JPEG 2000 FPGA

    上傳時(shí)間: 2013-06-08

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  • 采用FPGA的步進(jìn)電機(jī)控制系統(tǒng)研究.rar

    論文以反應(yīng)式步進(jìn)電機(jī)為研究對(duì)象,應(yīng)用了先進(jìn)的FPGA/CPLD技術(shù),設(shè)計(jì)了一種全數(shù)字的步進(jìn)電機(jī)控制系統(tǒng),通過(guò)了仿真、綜合和下載的各個(gè)程序測(cè)試環(huán)節(jié),并在實(shí)驗(yàn)中得到了良好的應(yīng)用。 本論文分析了反應(yīng)式步進(jìn)電機(jī)工作原理以及其具體的控制過(guò)程,然后闡述了FPGA的設(shè)計(jì)原理以及所涉及到的相關(guān)芯片,接著對(duì)所要應(yīng)用的硬件語(yǔ)言VerilogHDL方面的知識(shí)進(jìn)行了簡(jiǎn)要地介紹,這些為論文的具體設(shè)計(jì)部分提供了理論基礎(chǔ)。 本系統(tǒng)針對(duì)需要實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)的調(diào)速,設(shè)計(jì)出了一種符合要求的連續(xù)可調(diào)的脈沖信號(hào)發(fā)生器,整個(gè)脈沖信號(hào)發(fā)生器有兩個(gè)大的模塊組成,最后用一個(gè)頂層的模塊將二者連接起來(lái),并且每個(gè)子模塊以及頂層的模塊都通過(guò)了仿真測(cè)試。系統(tǒng)采用了模塊化的設(shè)計(jì)思路,為系統(tǒng)的設(shè)計(jì)和維護(hù)提供了方便,同時(shí)也提高了系統(tǒng)性能的可擴(kuò)展性。系統(tǒng)采用一種軟件硬化的設(shè)計(jì)思路,應(yīng)用了VerilogHDL硬件語(yǔ)言,該語(yǔ)言較容易理解。軟件也是采用了目前應(yīng)用比較廣泛的幾種。在最后的實(shí)物實(shí)驗(yàn)中也取得了良好的效果,從而證明了設(shè)計(jì)的正確性。論文針對(duì)VerilogHDL硬件語(yǔ)言的應(yīng)用技巧以及實(shí)際編寫(xiě)程序中經(jīng)常遇到的問(wèn)題都做了詳細(xì)的解釋?zhuān)⑻岢隽藥讉€(gè)解決問(wèn)題的方法;對(duì)于如何合理的選擇芯片,文章也做了仔細(xì)說(shuō)明。 FPGA+VerilogHDL+EDA工具構(gòu)成的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù),是本系統(tǒng)設(shè)計(jì)的核心部分,該門(mén)技術(shù)具有操作靈活、利用廣泛以及價(jià)廉等特點(diǎn)。該門(mén)技術(shù)具有旺盛的生命力和廣闊的前景,必然推動(dòng)著整個(gè)集成電路產(chǎn)業(yè)系統(tǒng)集成的進(jìn)一步發(fā)展。整個(gè)系統(tǒng)設(shè)計(jì)采用了全數(shù)字化的控制方案,使系統(tǒng)更加緊湊、更加合理以及經(jīng)濟(jì)節(jié)約。由于系統(tǒng)的全數(shù)字化,使得整個(gè)系統(tǒng)運(yùn)行變得十分可靠,調(diào)試也極為方便。作為一種先進(jìn)技術(shù)的應(yīng)用,論文在很多方面做了新的嘗試。

    標(biāo)簽: FPGA 步進(jìn)電機(jī)控制 系統(tǒng)研究

    上傳時(shí)間: 2013-05-20

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  • OFDM系統(tǒng)中信道編碼的FPGA實(shí)現(xiàn)及降低峰均比的研究

    低壓電力線通信(PLC)具有網(wǎng)絡(luò)分布廣、無(wú)需重新布線和維護(hù)方便等優(yōu)點(diǎn)。近年來(lái),低壓電力線通信被看成是解決信息高速公路“最后一英里”問(wèn)題的一種方案,在國(guó)內(nèi)外掀起了一個(gè)新的研究熱潮。電力線信道中不僅存在多徑干擾和子信道衰落,而且還存在開(kāi)關(guān)噪聲和窄帶噪聲,因此在電力線通信系統(tǒng)中,信道編碼是不可或缺的重要組成部分。 本文著重研究了在FPGA上實(shí)現(xiàn)OFDM系統(tǒng)中的信道編解碼方案。其中編碼端由卷積碼編碼器和交織器組成,解碼端由Viterbi譯碼器和解交織器組成,同時(shí)為了與PC機(jī)進(jìn)行通信,還在FPGA上做了一個(gè)RS232串行接口模塊,以上所有的模塊均采用硬件描述語(yǔ)言VerilogHDL編寫(xiě)。另外,峰值平均功率比(PAR)較大是OFDM系統(tǒng)所面臨的一個(gè)重要問(wèn)題,必須要考慮如何降低大峰值功率信號(hào)出現(xiàn)的概率。本文重點(diǎn)研究了三種降低PAR的方法:即信號(hào)預(yù)畸變技術(shù)、信號(hào)非畸變技術(shù)和編碼技術(shù)。這三種方法各有優(yōu)缺點(diǎn),但是迄今為止還沒(méi)有一種好方法能夠徹底地解決OFDM系統(tǒng)中較高PAR的弊病。本論文內(nèi)容安排如下:第一章介紹了課題的背景,可編程器件和OFDM技術(shù)的發(fā)展歷程。第二章詳細(xì)介紹了OFDM的原理以及實(shí)現(xiàn)OFDM所采用的一些技術(shù)細(xì)節(jié)。第三章詳細(xì)介紹了本課題中信道編碼的方案,包括信道編碼的基本原理,組成結(jié)構(gòu)以及方案中采用的卷積碼和交織的原理及設(shè)計(jì)。第四章詳細(xì)討論了編碼方案如何在FPGA上實(shí)現(xiàn),包括可編程邏輯器件FPGA/CPLD的結(jié)構(gòu)特點(diǎn),開(kāi)發(fā)流程,以及串口通信接口、編解碼器的FPGA設(shè)計(jì)。第五章詳細(xì)介紹了如何降低OFDM系統(tǒng)中的峰值平均功率比。最后,在第六章總結(jié)全文,并對(duì)課題中需要進(jìn)一步完善的方面進(jìn)行了探討。

    標(biāo)簽: OFDM FPGA 信道編碼

    上傳時(shí)間: 2013-04-24

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  • FPGA圖像處理板設(shè)計(jì)

    VLSI(超大規(guī)模集成電路)的快速發(fā)展,使得FPGA技術(shù)得到了迅猛發(fā)展,F(xiàn)PGA的快速發(fā)展又為實(shí)時(shí)圖像處理在算法、系統(tǒng)結(jié)構(gòu)上帶來(lái)了新的方法和思路,全景圖像處理是實(shí)時(shí)圖像處理中一個(gè)嶄新的領(lǐng)域,其在視頻監(jiān)視領(lǐng)域內(nèi)有廣泛的應(yīng)用前景。 本文首先介紹了全景圖像處理的發(fā)展?fàn)顩r,課題的主要背景、國(guó)內(nèi)外發(fā)展現(xiàn)狀、課題的研究意義、課題的來(lái)源和本文的主要研究工作及論文組織結(jié)構(gòu)。然后在第二章中介紹了FPGA的發(fā)展,F(xiàn)PGA/CPLD的特點(diǎn),并介紹了Cyclone Ⅱ系列FPGA的硬件結(jié)構(gòu),硬件描述語(yǔ)言,開(kāi)發(fā)工具Quartus Ⅱ以及FPGA開(kāi)發(fā)的一般原則。 文章的重點(diǎn)放在了電路板的設(shè)計(jì)部分,也就是本文的第三章。在介紹電路設(shè)計(jì)部分之前首先介紹一些高速數(shù)字電路設(shè)計(jì)中的一些概念、高速數(shù)字電路設(shè)計(jì)中常見(jiàn)問(wèn)題,并對(duì)常見(jiàn)問(wèn)題給出了一般解決方法。 在FPGA電路板設(shè)計(jì)部分中,對(duì)FPGA電路的設(shè)計(jì)過(guò)程作了詳細(xì)的說(shuō)明,其中著重介紹了采用了FBGA封裝的EP2C35芯片的電路設(shè)計(jì)要點(diǎn),多層電路板設(shè)計(jì)要點(diǎn),F(xiàn)PGA供電管腳的處理注意事項(xiàng),F(xiàn)PGA芯片中PLL模塊的設(shè)計(jì)以及FPGA的配置方法,并給出了作者的設(shè)計(jì)思路。FPGA供電電源也是電路板設(shè)計(jì)的要點(diǎn)所在,文章中也著重對(duì)其進(jìn)行了介紹,提及了FPGA電源設(shè)計(jì)指標(biāo)要求及電壓功耗估計(jì),并根據(jù)現(xiàn)有的FPGA電源解決方案提出了設(shè)計(jì)思路和方法。同時(shí)文章中對(duì)FPGA芯片外圍器件電路包括圖像采集顯示芯片電路、圖像存儲(chǔ)電路、USB2.0接口電路的設(shè)計(jì)做了相應(yīng)的介紹。最終目的就是為基于FPGA的全景圖象處理搭建一個(gè)穩(wěn)定運(yùn)行的平臺(tái)。 在第四章中介紹了IC總線控制器的狀態(tài)機(jī)圖及信號(hào)說(shuō)明和相應(yīng)的仿真圖。 文章最后給出了FPGA硬件電路的調(diào)試結(jié)果,驗(yàn)證了設(shè)計(jì)目的,為進(jìn)一步的工作打下了良好的基礎(chǔ)。

    標(biāo)簽: FPGA 圖像 理板設(shè)計(jì)

    上傳時(shí)間: 2013-04-24

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  • 基于數(shù)據(jù)符號(hào)同步的FPGA仿真實(shí)現(xiàn)

    近年來(lái),人們對(duì)無(wú)線數(shù)據(jù)和多媒體業(yè)務(wù)的需求迅猛增加,促進(jìn)了寬帶無(wú)線通信新技術(shù)的發(fā)展和應(yīng)用。正交頻分復(fù)用 (Orthogonal Frequency Division Multiolexing,OFDM)技術(shù)已經(jīng)廣泛應(yīng)用于各種高速寬帶無(wú)線通信系統(tǒng)中。然而 OFDM 系統(tǒng)相比單載波系統(tǒng)更容易受到頻偏和時(shí)偏的影響,因此如何有效地消除頻偏和時(shí)偏,實(shí)現(xiàn)系統(tǒng)的時(shí)頻同步是 OFDM 系統(tǒng)中非常關(guān)鍵的技術(shù)。 本文討論了非同步對(duì) OFDM 系統(tǒng)的影響,分析了當(dāng)前用于 OFDM 系統(tǒng)中基于數(shù)據(jù)符號(hào)的同步算法,并簡(jiǎn)單介紹非基于數(shù)據(jù)符號(hào)同步技術(shù)。基于數(shù)據(jù)符號(hào)的同步技術(shù)通過(guò)加入訓(xùn)練符號(hào)或?qū)ьl等附加信息,并利用導(dǎo)頻或訓(xùn)練符號(hào)的相關(guān)性實(shí)現(xiàn)時(shí)頻同步。此算法由于加入了附加信息,降低了帶寬利用率,但同步精度相對(duì)較高,同步捕獲時(shí)間較短。 隨著電子芯片技術(shù)的快速發(fā)展,電子設(shè)計(jì)自動(dòng)化 (Electronic DesignAutomation,EDA) 技術(shù)和可編程邏輯芯片 (FPGA/CPLD) 的應(yīng)用越來(lái)越受到大家的重視,為此文中對(duì) EDA 技術(shù)和 Altera 公司制造的 FPGA 芯片的原理和結(jié)構(gòu)特點(diǎn)進(jìn)行了闡述,還介紹了在相關(guān)軟件平臺(tái)進(jìn)行開(kāi)發(fā)的系統(tǒng)流程。 論文在對(duì)基于數(shù)據(jù)符號(hào)三種算法進(jìn)行較詳細(xì)的分析和研究的基礎(chǔ)上,尤其改進(jìn)了基于導(dǎo)頻符號(hào)的同步算法之后,利用 Altera 公司的 FPGA 芯片EP1S25F102015 在 OuartusⅡ5.0 工具平臺(tái)上實(shí)現(xiàn)了 OFDM 同步的硬件設(shè)計(jì),然后進(jìn)行了軟件仿真。其中對(duì)基于導(dǎo)頻符號(hào)同步的改進(jìn)算法硬件設(shè)計(jì)過(guò)程了進(jìn)行了詳細(xì)闡述。不僅如此,對(duì)于基于 PN 序列幀的同步算法和基于循環(huán)前綴 (Cycle Prefix,CP) 的極大似然 (Maximam Likelihood,ML)估計(jì)同步算法也有具體的仿真實(shí)現(xiàn)。 最后,文章還對(duì)它們進(jìn)行了比較,基于導(dǎo)頻符號(hào)同步設(shè)計(jì)的同步精度比較高,但是耗費(fèi)芯片的資源多,另一個(gè)缺點(diǎn)是沒(méi)有頻偏估計(jì),因此運(yùn)用受到一定限制。基于 PN 序列幀的同步設(shè)計(jì)使用了最少的芯片資源,但要提取 PN 序列中的信號(hào)數(shù)據(jù)有一定困難。基于循環(huán)前綴的同步設(shè)計(jì)占用了芯片 I/O 腳稍顯多。這幾種同步算法各有優(yōu)缺點(diǎn),但可以根據(jù)不同的信道環(huán)境選用它們。

    標(biāo)簽: FPGA 數(shù)據(jù) 同步的 仿真實(shí)現(xiàn)

    上傳時(shí)間: 2013-04-24

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  • 《CPLDFPGA嵌入式應(yīng)用開(kāi)發(fā)技術(shù)白金手冊(cè)》源代碼

    《CPLDFPGA嵌入式應(yīng)用開(kāi)發(fā)技術(shù)白金手冊(cè)》源代碼,涉及FPGA/CPLD的各個(gè)方面,鍵盤(pán)掃描,LED掃描等簡(jiǎn)單程序及濾波器等的設(shè)計(jì)

    標(biāo)簽: CPLDFPGA 嵌入式應(yīng)用 開(kāi)發(fā)技術(shù)

    上傳時(shí)間: 2013-08-08

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