1、 利用FLEX10的片內(nèi)RAM資源，根據(jù)DDS原理，設(shè)計(jì)產(chǎn)生正弦信號(hào)的各功能模塊和頂層原理圖； 2、 利用實(shí)驗(yàn)板上的TLC7259轉(zhuǎn)換器，將1中得到的正弦信號(hào)，通過D/A轉(zhuǎn)換，通過ME5534濾波后在示波器上觀察； 3、 輸出波形要求： 在輸入時(shí)鐘頻率為16KHz時(shí)，輸出正弦波分辨率達(dá)到1Hz； 在輸入時(shí)鐘頻率為4MHz時(shí)，輸出正弦波分辨率達(dá)到256Hz； 4、 通過RS232C通信，實(shí)現(xiàn)FPGA和PC機(jī)之間串行通信，從而實(shí)現(xiàn)用PC機(jī)改變頻率控制字，實(shí)現(xiàn)對(duì)輸出正弦波頻率的控制。
標(biāo)簽： FPGA PC機(jī) 串行通信 輸出
上傳時(shí)間： 2013-09-06
上傳用戶：zhuimenghuadie
本文探討如何透過USB來設(shè)定各種采用FPGA的系統(tǒng)與實(shí)現(xiàn)現(xiàn)場升級(jí)的彈性。這種方法還可用來取代熱門的JTAG組態(tài)介面，讓用戶不再需要用到機(jī)板上分立的JTAG連結(jié)器，就能降低成本并減少占用電路板的空間。
上傳時(shí)間： 2014-06-11
上傳用戶：liu999666
高級(jí)FPGA設(shè)計(jì)結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化 作者：（美）克里茲著，孟憲元譯；出版社：機(jī)械工程出版社 學(xué)FPGA不一定需要開發(fā)板，自己學(xué)會(huì)modelsim仿真、寫testbench，用PC機(jī)仿真就能有不少長進(jìn)。這些都看完，剩下的就靠做項(xiàng)目自己領(lǐng)悟，再加上高手指點(diǎn)。 《高級(jí)FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》以FPGA設(shè)計(jì)為主題，覆蓋了實(shí)踐過程中最可能遇到的深層次問題，并提供了經(jīng)驗(yàn)指導(dǎo)。在某些方面，《高級(jí)FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》能夠取代有限的工業(yè)經(jīng)歷，免去讀者學(xué)習(xí)的困難。這種先進(jìn)的、實(shí)用的方法，成為此書的特色。
標(biāo)簽： FPGA
上傳時(shí)間： 2013-11-01
上傳用戶：zhaiyanzhong
開發(fā)板引腳資料
上傳時(shí)間： 2013-11-24
上傳用戶：啊颯颯大師的
電子發(fā)燒友網(wǎng)：針對(duì)目前電子發(fā)燒友網(wǎng)舉辦的“玩轉(zhuǎn)FPGA：iPad2，賽靈思開發(fā)板等你拿”，小編在電話回訪過程中留意到有很多參賽選手對(duì)Xilinx 公司的FPGA及其設(shè)計(jì)流程不是很熟悉，所以特意在此整理了一些相關(guān)知識(shí)，希望對(duì)大家有所幫助。當(dāng)然也希望Xilinx FPGA愛好者能跟我們一起來探討學(xué)習(xí)！ 本文主要幫助大家熟悉利用ISE進(jìn)行Xilinx 公司FPGA 代碼開發(fā)的基本流程。主要是幫助初學(xué)者了解和初步掌握 ISE 的使用，不需要 FPGA 的開發(fā)基礎(chǔ)，所以對(duì)每個(gè)步驟并不進(jìn)行深入的討論。 圖 實(shí)例顯示成果圖
標(biāo)簽： Xilinx FPGA 設(shè)計(jì)實(shí)例
上傳時(shí)間： 2013-11-06
上傳用戶：時(shí)代將軍
之前也一直在做關(guān)于Xilinx FPGA各個(gè)方面的文章，但是總體而言就顯得有些雜，總希望能有人能整理一下便于查閱;另外針對(duì)目前電子發(fā)燒友網(wǎng)舉辦的“玩轉(zhuǎn)FPGA：iPad2，賽靈思開發(fā)板等你拿”，小編在電話回訪過程中留意到有很多參賽選手對(duì)Xilinx 公司的FPGA及其設(shè)計(jì)流程不是很熟悉，所以想了想，最終還是決定自己動(dòng)手整合一下。一方面給自己梳理梳理相關(guān)知識(shí)架構(gòu)，另一方面的話，跟大家分享分享，希望對(duì)大家有所幫助，當(dāng)然更加希望Xilinx? FPGA工程師/愛好者能跟我們一起來探討學(xué)習(xí)!《成為Xilinx FPGA設(shè)計(jì)專家》這本電子書，計(jì)劃分為3大部分：基礎(chǔ)篇、提升篇、高級(jí)篇。 當(dāng)然這里講的就是《成為Xilinx FPGA設(shè)計(jì)專家》(基礎(chǔ)篇)。本電子書主要論述了等相關(guān)內(nèi)容。本電子書旨在解決工程師日常設(shè)計(jì)中所需的基礎(chǔ)知識(shí)，希望這本電子書可以對(duì)各位Xilinx? FPGA工程師/愛好者有所幫助。
上傳時(shí)間： 2013-11-02
上傳用戶：q986086481
針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語言編寫出源程序，在Virtex-II Pro 開發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信
上傳時(shí)間： 2013-11-06
上傳用戶：liu123
摘要：本文簡要介紹了Xilinx最新的EDK9.1i和ISE9.1i等工具的設(shè)計(jì)使用流程，最終在采用65nm工藝級(jí)別的Xilinx Virtex-5 開發(fā)板ML505 上同時(shí)設(shè)計(jì)實(shí)現(xiàn)了支持TCP/IP 協(xié)議的10M/100M/1000M 的三態(tài)以太網(wǎng)和千兆光以太網(wǎng)的SOPC 系統(tǒng),并對(duì)涉及的關(guān)鍵技術(shù)進(jìn)行了說明。關(guān)鍵詞：FPGA；EDK；SOPC；嵌入式開發(fā)；EMAC；MicroBlaze 本研究采用業(yè)界最新的Xilinx 65ns工藝級(jí)別的Virtex-5LXT FPGA 高級(jí)開發(fā)平臺(tái)，滿足了對(duì)于建造具有更高性能、更高密度、更低功耗和更低成本的可編程片上系統(tǒng)的需求。Virtex-5以太網(wǎng)媒體接入控制器(EMAC)模塊提供了專用的以太網(wǎng)功能，它和10/100/1000Base-T外部物理層芯片或RocketIOGTP收發(fā)器、SelectIO技術(shù)相結(jié)合，能夠分別實(shí)現(xiàn)10M/100M/1000M的三態(tài)以太網(wǎng)和千兆光以太網(wǎng)的SOPC 系統(tǒng)。
標(biāo)簽： FPGA 千兆以太網(wǎng)
上傳時(shí)間： 2013-10-14
上傳用戶：sun_pro12580
我采用XC4VSX35或XC4VLX25 FPGA來連接DDR2 SODIMM和元件。SODIMM內(nèi)存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設(shè)計(jì)目標(biāo)：當(dāng)客戶使用內(nèi)存條時(shí)，8片分立器件不焊接；當(dāng)使用直接貼片分立內(nèi)存顆粒時(shí)，SODIMM內(nèi)存條不安裝。請問專家：1、在設(shè)計(jì)中，先用Xilinx MIG工具生成DDR2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調(diào)換？ 2、對(duì)DDR2數(shù)據(jù)、地址和控制線路的匹配要注意些什么？通過兩只100歐的電阻分別連接到1.8V和GND進(jìn)行匹配 和 通過一只49.9歐的電阻連接到0.9V進(jìn)行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時(shí)，DDR2線路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時(shí)，那些參數(shù)必須要達(dá)到那些指標(biāo)DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM內(nèi)存條，能否降速使用？比如降速到DDR2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內(nèi)存顆粒，則物理上兩部分是連在一起的，若實(shí)際使用時(shí)，只安裝內(nèi)存條或只安裝8片內(nèi)存顆粒，是否會(huì)造成信號(hào)完成性的影響？若有影響，如何控制？ 6、SODIMM內(nèi)存條(max:4GB)能否和8片分立器件(max:4GB)組合同時(shí)使用，構(gòu)成一個(gè)(max:8GB)的DDR2單元？若能，則布線阻抗和FPGA的DCI如何控制？地址和控制線的TOP圖應(yīng)該怎樣？ 7、DDR2和FPGA（VREF pin）的參考電壓0.9V的實(shí)際工作電流有多大？工作時(shí)候，DDR2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時(shí)，也可能造成阻抗的不同。請教DDR2-667的SODIMM在8層板上的推進(jìn)疊層？
上傳時(shí)間： 2013-10-12
上傳用戶：han_zh
設(shè)計(jì)了一個(gè)基于FPGA的單精度浮點(diǎn)數(shù)乘法器.設(shè)計(jì)中采用改進(jìn)的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結(jié)構(gòu),并提出對(duì)Wallace樹產(chǎn)生的2個(gè)偽和采用部分相加的方式,提高了乘法器的運(yùn)算速度;加入對(duì)特殊值的處理模塊,完善了乘法器的功能.本設(shè)計(jì)在Altera DE2開發(fā)板上進(jìn)行了驗(yàn)證.
標(biāo)簽： FPGA 精度 浮點(diǎn)數(shù) 乘法器設(shè)計(jì)
上傳時(shí)間： 2013-10-09
上傳用戶：xjy441694216
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