隨著中國二代導(dǎo)航系統(tǒng)的建設(shè)，衛(wèi)星導(dǎo)航的應(yīng)用將普及到各個行業(yè)，具有自主知識產(chǎn)權(quán)的衛(wèi)星導(dǎo)航接收機的研究與設(shè)計是該領(lǐng)域的一個研究熱點。在接收機的設(shè)計中，對于成熟技術(shù)將利用ASIC芯片進行批量生產(chǎn)，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機技術(shù)，特別是在需要利用接收機平臺進行提高接收機性能研究時，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進行批量生產(chǎn)。本課題就是基于FPGA研究GPS并行捕獲技術(shù)的硬件電路，著重進行了其中一個捕獲通道的設(shè)計和實現(xiàn)。 GPS信號捕獲時間是影響GPS接收機性能的一個關(guān)鍵因素，尤其是在高動態(tài)和實時性要求高的應(yīng)用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關(guān)法基礎(chǔ)上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統(tǒng)進行總體功能劃分和結(jié)構(gòu)設(shè)計，并采用自底向上的方法對系統(tǒng)進行功能實現(xiàn)和驗證。 本課題以Xilinx公司的Spartan3E開發(fā)板為硬件開發(fā)平臺，以ISE9.2i為軟件開發(fā)平臺，采用Verilog HDL編程實現(xiàn)該系統(tǒng)。并利用Nemerix公司的GPS射頻芯片NJ1006A設(shè)計制作了GPS中頻信號產(chǎn)生平臺。該平臺可實時地輸出采樣頻率為16.367MHz的GPS數(shù)字中頻信號。 本課題主要是基于采樣率變換和FFT實現(xiàn)對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點FFT IP核對C/A碼進行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續(xù)跟蹤的要求。 同時，由于FFT算法是以資源換取時間的方法來提高GPS捕獲速度的，所以在設(shè)計時，合理地采用FPGA設(shè)計思想與技巧優(yōu)化系統(tǒng)。基于實用性的要求，詳細(xì)的給出了基于FFT的GPS并行捕獲各個模塊的實現(xiàn)原理、實現(xiàn)結(jié)構(gòu)以及仿真結(jié)果。并達(dá)到降低系統(tǒng)硬件資源，能夠快速、高效地實現(xiàn)對GPS C/A碼捕獲的要求。 本研究是導(dǎo)航研究所承擔(dān)的國家863課題“利用多徑信號提高GNSS接收機性能的新技術(shù)研究”中關(guān)于接收機信號捕獲算法的一部分，對接收機的設(shè)計具有一定的參考價值。
上傳時間： 2013-07-22
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隨著電子工業(yè)應(yīng)用領(lǐng)域需求的增長，要實現(xiàn)復(fù)雜程度較高的數(shù)字電子系統(tǒng)，對數(shù)據(jù)處理能力提出越來越高的要求。定點運算已經(jīng)很難滿足高性能數(shù)字系統(tǒng)的需要，而浮點數(shù)相對于定點數(shù)，具有表述范圍寬，有效精度高等優(yōu)點，在航空航天、遙感、機器人技術(shù)以及涉及指數(shù)運算和信號處理等領(lǐng)域有著廣泛的應(yīng)用。對浮點運算的要求主要體現(xiàn)在兩個方面：一是速度，即如何快速有效的完成浮點運算；二是精度，即浮點運算能夠提供多少位的有效數(shù)字。 計算機性價比的提高以及可編程邏輯器件的出現(xiàn)，對傳統(tǒng)的數(shù)字電子系統(tǒng)設(shè)計方法進行了變革。FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)讓設(shè)計師通過設(shè)計芯片來實現(xiàn)電子系統(tǒng)的功能，將傳統(tǒng)的固件選用及電路板設(shè)計工作放在芯片設(shè)計中進行。FPGA可以完成極其復(fù)雜的時序與組合邏輯電路功能，適用于高速、高密度，如運算器、數(shù)字濾波器、二維卷積器等具有復(fù)雜算法的邏輯單元和信號處理單元的邏輯設(shè)計領(lǐng)域。 鑒于FPGA技術(shù)的特點和浮點運算的廣泛應(yīng)用，本文基于FPGA將浮點運算結(jié)合實際應(yīng)用設(shè)計一個觸摸式浮點計算器，主要目的是通過VHDL語言編程來實現(xiàn)浮點數(shù)的加減、乘除和開方等基本運算功能。 (1)給出系統(tǒng)的整體框架設(shè)計和各模塊的實現(xiàn)，包括芯片的選擇、各模塊之間的時序以及控制、每個運算模塊詳細(xì)的工作原理和算法設(shè)計流程； (2)通過VHDL語言編程來實現(xiàn)浮點數(shù)的加減、乘除和開方等基本運算功能； (3)在Xilinx ISE環(huán)境下，對系統(tǒng)的主要模塊進行開發(fā)設(shè)計及功能仿真，驗證了基于FPGA的浮點運算。
上傳時間： 2013-04-24
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數(shù)字視頻監(jiān)控技術(shù)無論是在軍事領(lǐng)域還是在民用領(lǐng)域，都有著重要的作用和廣泛的應(yīng)用市場及前景。迫切的軍用和民用需求，推動著視頻監(jiān)控技術(shù)持續(xù)而迅猛的發(fā)展。為了提高監(jiān)控視頻的圖像質(zhì)量，使設(shè)備小型化，以便能滿足各種條件下的適用場合，目前基于FPGA的數(shù)字視頻偵察監(jiān)控系統(tǒng)已成為一種主流的解決方案。 本文設(shè)計了一種可以在戰(zhàn)場上使用的數(shù)字視頻偵察監(jiān)控系統(tǒng)。該系統(tǒng)配備了12路攝像頭，當(dāng)偵察車或者裝甲車在向前進的時候，可以做到對周圍的環(huán)境全方位的偵察監(jiān)控，從而對判斷戰(zhàn)場的情況起到了巨大的作用。 本文首先介紹了數(shù)字視頻監(jiān)控技術(shù)的發(fā)展與現(xiàn)狀，視頻數(shù)據(jù)的產(chǎn)生以及接收特性和FPGA技術(shù)的基本概念，在此基礎(chǔ)上研究了視頻信號的組成方式、VGA、DVI顯示接口以及顯示器的工作原理，分析了采用FPGA實現(xiàn)整個系統(tǒng)的可能性。接著，在充分考慮了要求達(dá)到的標(biāo)準(zhǔn)以后，選用了視頻解碼芯片SAA7111A、視頻編碼芯片ADV7125、DVI發(fā)送芯片TFP410、CY7C1061AV33型SRAM以及EP2C35FBGA672型FPGA芯片應(yīng)用于硬件電路設(shè)計。然后設(shè)計出電路原理圖以及PCB版圖。最后，根據(jù)系統(tǒng)工作要求，本文設(shè)計了FPGA系統(tǒng)中的片內(nèi)邏輯模塊，包括視頻采集緩沖異步FIFO（先進先出）模塊、I2C總線配置模塊、視頻幀存控制模塊、VGA視頻顯示模塊、DVI視頻顯示模塊等。在此基礎(chǔ)上完成了系統(tǒng)軟硬件調(diào)試，最終成功的實現(xiàn)了12路攝像頭的切換顯示和對周圍環(huán)境的全方位監(jiān)控，達(dá)到了預(yù)定的設(shè)計目標(biāo)。
標(biāo)簽： FPGA 數(shù)字視頻 監(jiān)控
上傳時間： 2013-07-30
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矩陣運算是描述許多工程問題中不可缺少的數(shù)學(xué)關(guān)系，矩陣運算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點，并且隨著動態(tài)可配置技術(shù)的發(fā)展，靈活性也有了很大的提高。因此，尋找矩陣運算的高速實現(xiàn)方法是具有很大的現(xiàn)實意義，能夠為高速運算應(yīng)用提供技術(shù)支持。 為了提高研究成果的實用性與商用性，本文主要針對某種體積小、運算速度和性能要求很高的特殊場合設(shè)計并實現(xiàn)基于FPGA的矩陣運算功能。通過系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設(shè)計原理、DSP接口、IEEE-754標(biāo)準(zhǔn)，深入學(xué)習(xí)浮點數(shù)及矩陣的基礎(chǔ)運算以及硬件編程語言等內(nèi)容，根據(jù)矩陣運算的特點和原理，討論了硬件設(shè)計方面重點對具體核心器件結(jié)構(gòu)、特點以及有關(guān)FPGA的設(shè)計流程和控制器Verilog HDL硬件編程語言代碼方面內(nèi)容，確定了基于FPGA浮點運算及矩陣運算單元的Verilog HDL設(shè)計方法，在Quartus II平臺上對其仿真、記錄運算結(jié)果，并對采集到的數(shù)據(jù)結(jié)果進行了深入分析與總結(jié)。 本設(shè)計通過幾種矩陣算法利用FPGA和MATLAB分別進行了實現(xiàn)測試，驗證了設(shè)計結(jié)果的正確性，證明了本設(shè)計中矩陣運算速率的實用性與高效性，提高了系統(tǒng)資源利用率和系統(tǒng)可靠性，為今后在工程、軍事、通訊等生產(chǎn)生活各個領(lǐng)域應(yīng)用打下良好基礎(chǔ)。
上傳時間： 2013-07-07
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PID算法自從問世以來，一直受到廣泛的關(guān)注。隨著現(xiàn)代控制理論及智能控制技術(shù)的發(fā)展，PID算法也得到了長足的發(fā)展。結(jié)合傳統(tǒng)的PID控制算法，針對特定的控制領(lǐng)域，出現(xiàn)了一些新的控制算法，模糊PID控制算法就是在此基礎(chǔ)上漸漸形成并凸顯其控制特色。 同時隨著微電子技術(shù)的發(fā)展，現(xiàn)場可編程邏輯器件FPGA的發(fā)展及其EDA技術(shù)的日漸成熟，為集成控制芯片開拓了廣闊的發(fā)展空間。FPGA的發(fā)展為基于硬件的算法模塊的實現(xiàn)提供了可能性，同時節(jié)省了外圍的電路，使算法模塊的集成度大大提高。 本文針對當(dāng)前國內(nèi)外在算法研究方面的熱點問題，對模糊PID算法進行了深入的分析和研究。通過對汽輪機調(diào)節(jié)系統(tǒng)的結(jié)構(gòu)分析，對其進行了數(shù)學(xué)建模。采用某汽輪機的實際設(shè)計運行參數(shù)，利用Matlab仿真軟件，對該汽輪機的數(shù)學(xué)模型進行了甩負(fù)荷動態(tài)特性仿真。仿真結(jié)果表明，模糊PID可以更好地解決汽輪發(fā)電機組在甩負(fù)荷過程中由于機組轉(zhuǎn)子飛升量太大而導(dǎo)致危急保安裝置動作，使得汽輪發(fā)電機組意外停機的問題，能夠保證汽輪發(fā)電機組在意外甩負(fù)荷時機組正常的機械運轉(zhuǎn)。根據(jù)模糊控制理論的特點及EDA技術(shù)和FPGA可編程邏輯器件的發(fā)展現(xiàn)狀，提出了在FPGA上實現(xiàn)模糊PID算法的具體實現(xiàn)方案。在綜合分析算法特性的基礎(chǔ)上，選擇Altera公司生產(chǎn)的CycloneⅡ系列中的EP2C35F672C6作為目標(biāo)芯片，利用分層模塊化設(shè)計思想，在Altera公司提供的QuartusⅡ開發(fā)環(huán)境中，利用原理圖設(shè)計輸入和VHDL設(shè)計輸入相結(jié)合的方式實現(xiàn)了模糊PID控制算法，同時分別對實現(xiàn)的各個功能模塊和整個算法模塊進行了功能時序仿真。根據(jù)仿真結(jié)果分析，該設(shè)計實現(xiàn)了的模糊PID控制功能。 該控制算法模塊的FPGA實現(xiàn)很好的避免了因CPU或者其它問題導(dǎo)致算法程序跑飛、程序死循環(huán)、復(fù)位不可靠等問題，提高了控制的可靠性。同時加強了模塊的通用性，減少了系統(tǒng)硬件開發(fā)周期，節(jié)省了外圍設(shè)備的電路，降低了設(shè)計開發(fā)成本。
上傳時間： 2013-07-21
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軟件無線電（Software Defined Radio）是無線通信系統(tǒng)收發(fā)信機的發(fā)展方向，它使得通信系統(tǒng)的設(shè)計者可以將主要精力集中到收發(fā)機的數(shù)字處理上，而不必過多關(guān)注電路實現(xiàn)。在進行數(shù)字處理時，常用的方案包括現(xiàn)場可編程門陣列（FPGA）、數(shù)字信號處理器（DSP）和專用集成電路（ASIC）。FPGA以其相對較低的功耗和相對較低廉的成本，成為許多通信系統(tǒng)的首先方案。正是在這樣的前提下，本課題結(jié)合軟件無線電技術(shù)，研究并實現(xiàn)基于FPGA的數(shù)字收發(fā)信機。 @@ 本論文主要研究了發(fā)射機和接收機的結(jié)構(gòu)和相關(guān)的硬件實現(xiàn)問題。首先，從理論上對發(fā)射機和接收機結(jié)構(gòu)進行研究，找到收發(fā)信機設(shè)計中關(guān)鍵問題。其次，在理論上有深刻認(rèn)識的基礎(chǔ)上，以FPGA為手段，將反饋控制算法、反饋補償算法和前饋補償算法落實到硬件電路上。同步一直是數(shù)字通信系統(tǒng)中的關(guān)鍵問題，它也是本文的研究重點。本文在研究了已有各種同步方法的基礎(chǔ)上，設(shè)計了一種新的同步方法和相應(yīng)的接收機結(jié)構(gòu)，并以硬件電路將其實現(xiàn)。最后，針對所設(shè)計的硬件系統(tǒng)，本文還進行了充分的硬件系統(tǒng)測試。硬件測試的各項數(shù)據(jù)結(jié)果表明系統(tǒng)設(shè)計方案是可行的，基本實現(xiàn)了數(shù)字中頻收發(fā)機系統(tǒng)的設(shè)計要求。 @@ 本文中發(fā)射機系統(tǒng)是以Altera公司EP2C70F672C6為硬件平臺，接收機系統(tǒng)以Altera公司EP2S180F1020C3為硬件平臺。收發(fā)系統(tǒng)均是在Ouartus Ⅱ 8．0環(huán)境下，通過編寫Verilog HDL代碼和調(diào)用Altera IP core加以實現(xiàn)。在將設(shè)計方案落實到硬件電路實現(xiàn)之前，各種算法均使用MATLAB進行原理仿真，并在MATLAB仿真得到正確結(jié)果的基礎(chǔ)上，使用Quartus Ⅱ 8．0中的功能仿真工具和時序仿真工具進行了前仿真和后仿真。所有仿真結(jié)果無誤后，可下載至硬件平臺進行調(diào)試，通過Quartus Ⅱ 8．0中集成的SignalTap邏輯分析儀，可以實時觀察電路中各點信號的變化情況，并結(jié)合示波器和頻譜儀，得到硬件測試結(jié)果。 @@關(guān)鍵詞：SDR；數(shù)字收發(fā)機；FPGA；載波同步；符號同步
標(biāo)簽： FPGA 數(shù)字中頻 收發(fā)信機
上傳時間： 2013-04-24
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全球定位系統(tǒng)(Global Positioning System—GPS)是新一代衛(wèi)星導(dǎo)航定位系統(tǒng)，具有全球、全天候、連續(xù)、高精度導(dǎo)航與定位功能，能夠為廣大用戶提供精確的三維坐標(biāo)、速度和時間信息。因此，GPS系統(tǒng)被廣泛地應(yīng)用于生活中的各個領(lǐng)域。GPS系統(tǒng)用戶主要是各種型號的接收機，而捕獲跟蹤技術(shù)是接收機的關(guān)鍵技術(shù)，同時也是一個技術(shù)難點。在GPS接收機中，導(dǎo)航電文是用戶定位和導(dǎo)航的數(shù)據(jù)基礎(chǔ)，為了得到導(dǎo)航電文必須要對GPS信號進行捕獲跟蹤。本文詳細(xì)研究了GPS信號捕獲跟蹤技術(shù)，并進行了FPGA設(shè)計。 @@ 本文首先概述了GPS系統(tǒng)信號結(jié)構(gòu)和GPS接收機工作原理，對GPS信號調(diào)制機理進行詳細(xì)地闡述，重點分析了C/A碼生成原理和特性。 @@ 其次敘述了GPS信號捕獲的基礎(chǔ)理論，重點研究時域滑動相關(guān)捕獲方法，深入分析其算法和性能。用MATLAB中Simulink軟件包搭建了可自由修改參數(shù)的GPS中頻發(fā)生器，并在此平臺上，對GPS信號時域滑動相關(guān)捕獲算法進行仿真與分析。 @@ 接著重點研究了GPS信號跟蹤技術(shù)，系統(tǒng)分析碼跟蹤環(huán)路和載波跟蹤環(huán)路結(jié)構(gòu)框圖以及算法。在碼跟蹤環(huán)路方面，選用并分析了能分離載波的非相干超前滯后碼鎖定環(huán)的工作機理。在載波跟蹤環(huán)路中選用對導(dǎo)航電文數(shù)據(jù)相位翻轉(zhuǎn)不敏感的科斯塔斯環(huán)，并用數(shù)學(xué)模型分析GPS信號的解調(diào)過程。之后對整個跟蹤環(huán)路進行MATLAB仿真，結(jié)果表明環(huán)路參數(shù)設(shè)計滿足要求，并能成功解調(diào)出GPS導(dǎo)航電文。 @@ 最后本文在QuartusII環(huán)境下完成對GPS信號捕獲跟蹤系統(tǒng)的FPGA設(shè)計。根據(jù)對相關(guān)器硬件結(jié)構(gòu)框架，對算法中各個模塊的實現(xiàn)進行詳細(xì)的說明，包括頂層設(shè)計到CA碼、NCO等重要模塊設(shè)計，并給出了仿真結(jié)果。 @@關(guān)鍵詞：GPS接收機；捕獲；跟蹤；MATLAB仿真：FPGA
上傳時間： 2013-06-16
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激光打標(biāo)是指利用高能量密度的激光束在物件表面作永久性標(biāo)刻。激光打標(biāo)以其“打標(biāo)速度快、性能穩(wěn)定、打標(biāo)質(zhì)量好”等優(yōu)勢，獲得了日益廣泛的應(yīng)用。傳統(tǒng)的激光打標(biāo)系統(tǒng)一般是基于ISA總線或PCI總線的，運動控制卡必須插在計算機的PCI插槽內(nèi)，且不支持熱捅拔，影響了控制卡的穩(wěn)定性；以單片機為主控制器的激光打標(biāo)控制卡雖然成本低、運行可靠，但由于其運算速度慢、存儲容量有限，限制了它的應(yīng)用范圍。 運動控制卡是激光打標(biāo)系統(tǒng)的核心組成部分。本文設(shè)計了一種新型的基于USB總線，以FPGA為主控單元的振鏡掃描式激光打標(biāo)控制卡，它利用了USB總線高速、穩(wěn)定、易用和FPGA資源豐富、處理能力強、易擴展等優(yōu)點，將PC機強大的信息處理能力與運動控制卡的運動控制能力相結(jié)合，具有信息處理能力強、開放程度高、使用方便的特點。 本文首先介紹了激光打標(biāo)的原理，激光打標(biāo)技術(shù)的發(fā)展現(xiàn)狀以及激光打標(biāo)系統(tǒng)的組成結(jié)構(gòu)。在對USB總線技術(shù)作了簡要介紹后，詳細(xì)討論了激光打標(biāo)控制卡的硬件電路設(shè)計，包括USB接口電路，F(xiàn)PGA主控單元電路，D/A單元電路，存儲器電路，I/O接口電路等。接著對USB接口單元的固件程序和FPGA中USB接口功能模塊、D/A寫控制功能模塊和SRAM讀寫控制功能模塊的程序做了詳細(xì)設(shè)計，通過軟硬件調(diào)試，控制卡實現(xiàn)了USB通信，輸出兩路模擬信號，SRAM數(shù)據(jù)讀寫，數(shù)字量輸入輸出等功能。
標(biāo)簽： FPGA USB 激光打標(biāo)
上傳時間： 2013-04-24
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煙葉烘烤是煙葉生產(chǎn)中一個非常重要的環(huán)節(jié)，為保證煙葉烘烤的質(zhì)量，需要有效的控制溫度和濕度讓其按照“三段式”工藝曲線進行變化。本文通過對三段式工藝的分析，構(gòu)建了以FPGA為控制核心，采用數(shù)字式溫濕度傳感器進行溫濕度測量的烤煙自動控制系統(tǒng)。 整個系統(tǒng)的實現(xiàn)是基于CYCLONEⅡ系列的FPGA器件EP2C8Q208C8進行的。同時對系統(tǒng)的配置電路、驅(qū)動電路、顯示控制電路、語音提示和溫濕度測量電路進行了設(shè)計，并給出了各個模塊的電路原理圖。由于溫濕度測量是系統(tǒng)設(shè)計實現(xiàn)的重要部分，所以本文重點討論了溫度傳感器DS18820和濕度傳感器HS1101的性能特點、工作原理、處理次序和設(shè)計流程。針對煙葉烘烤過程中烤房溫濕度的測量和控制中，存在的強時變、大時滯、非線性的問題，采用了模糊控制算法進行控制，并給出了模糊控制器設(shè)計的方法。另外，為方便用戶調(diào)用煙葉烘烤中經(jīng)驗曲線，提出了使用EEPROM對烘烤經(jīng)驗曲線參數(shù)進行處理。而且討論了如何通過I2C總線與EEPROM進行讀寫操作進而實現(xiàn)參數(shù)的保存和讀取。系統(tǒng)的測試結(jié)果表明烤煙自動控制系統(tǒng)基本上達(dá)到了實際的要求，具有一定的先進性。
標(biāo)簽： FPGA 自動控制系統(tǒng)
上傳時間： 2013-04-24
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現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費類電子和車用電子類等領(lǐng)域，但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質(zhì)量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計和模擬設(shè)計。雖然用模擬的方法實現(xiàn)的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設(shè)計難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對全數(shù)字延時鎖相環(huán)(DLL)電路進行分析研究和設(shè)計，在此基礎(chǔ)上設(shè)計出具有自主知識產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設(shè)計、晶體管級電路設(shè)計和仿真以及最后對設(shè)計好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識產(chǎn)權(quán)的FPGA奠定了堅實的基礎(chǔ)。 本文先簡要介紹FPGA及其時鐘管理技術(shù)的發(fā)展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應(yīng)用參數(shù)。在設(shè)計中，用Verilog-XL對部分電路進行數(shù)字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計采用TSMC0.18μmCMOS工藝庫建模，設(shè)計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計，可以實現(xiàn)時鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
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